• 한국전자통신학회논문지
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• 제11권5호
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• pp.479-484
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• 2016

본 논문은 Daisy Chain 구조의 CVM(:Cell Voltage Monitoring) 시스템에서, 다양한 DC Level을 갖는 Master IC와 Slave IC 사이에 명령 Data 신호의 전달을 가능하게 해주는 DC Level Shifter 설계를 소개한다. 설계한 회로는 래치 구조가 적용되어 고속 동작이 가능하고, 출력단의 Transmission Gate를 통하여 다양한 DC Level이 출력되도록 설계하였다. 시뮬레이션 및 측정 결과, 0V에서 30V까지의 DC Level 변화에 따른 제어 및 Data 신호의 전달을 확인하였다. Delay Time 오차는 약 170ns가 측정되었지만, 측정 Probe의 Capacitance 성분 및 측정 Board의 영향을 고려하면, 무시할 수 있을 정도의 오차로 간주된다.

• Journal of Electrical Engineering and Technology
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• 제11권1호
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• pp.125-134
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• 2016

We propose an efficient high voltage level shifter for a high side Buck converter driving a light-emitting diode (LED) lamp. The proposed circuit is comprised of a low voltage pulse width modulation (PWM) signal driver, a coupling capacitor, a resistor, and a diode. The proposed method uses a property of a PWM signal. The property is that the signal repeatedly transits between a low and high level at a certain frequency. A low voltage PWM signal is boosted to a high voltage PWM signal through a coupling capacitor using the property of the PWM signal, and the boosted high voltage PWM signal drives a p-channel metal oxide semiconductor (PMOS) transistor on the high side Buck converter. Experimental results show that the proposed level shifter boosts a low voltage (0 to 20 V) PWM signal at 125 kHz to a high voltage (370 to 380 V) PWM signal with a duty ratio of up to 0.9941.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.525-526
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• 2008

This paper proposes a new high-speed level shifter using a special high voltage device with low threshold voltage. Also, novel low voltage swing method is proposed. The high voltage device is a standard LDMOS(Laterally Diffused MOS) device in a $0.18{\mu}m$ CMOS process without adding extra mask or process step to realize it. A level shifter uses 5V LDMOSs as voltage clamps to protect 1.8V NMOS switches from high voltage stress the gate oxide. Also, level-up transition from 1.8V to 5V takes only 1.5ns in time. These circuits do not consume static DC power, therefore they are very suitable for low-power and high-speed interfaces in the deep sub-quarter-micron CMOS technologies.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.93-100
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• 2009

본 논문에서는 전하 펌프(charge pimp) 방식의 전압 더블러(voltage doubler) 구조를 이용한 4채널 DC-DC 컨버터 개발을 소개한다. 무선 통신 트랜시버 내부에 위치하는 FEM(Front End Module)에서의 사용을 목표로 연구 개발 중인 정전 용량형 SP4T RF MEMS 스위치 구동용 DC-DC 컨버터를 개발하였다. 소비 전력이 적으며 작은 면적을 차지하는 전하 펌프 구조와 10MHz 스위칭 주파수를 이용하여 3.3V에서 $11.3{\pm}0.1V$, $12.4{\pm}0.1V$, $14.1{\pm}0.2V$로 승압한다. 전압 레벨 변환기(Voltage level shifter)를 이용하여 DC-DC 컨버터의 출력을 3.3V 신호로 선택적으로 온오프(on/off) 할 수 있으며 정전 용량형 MEMS 기기에 선택적으로 전달할 수 있도록 구현하였다. 칩 외부에 수동 소자를 추가하지 않고 칩 내부에 CMOS 공정 중에 제작된 저항과 커패시터만으로 원하는 출력을 낼 수 있도록 설계하였다. 전체 칩의 크기는 패드를 포함하여 $2.8{\times}2.1mm^2$이며 소비 전력은 7.52mW, 7.82mW, 8.61mW이다.

• 한국컴퓨터정보학회논문지
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• 제9권1호
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• pp.9-15
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• 2004

본 논문에서는 드레인 부근의 채널 영역에서 접합 전계를 줄이는 WSW(Wrap Side Wall) 구조의 소자를 제안하였다. WSW구조의 소자 제작은 첫 번째 게이트를 식각한 후에 NM1(N-type Minor1) 이 온주입을 하고 다시 질화막을 덮어 식각함으로서 만들어진다. 새로운 WSW구조는 전계를 줄이기 위한 버퍼층으로 되어 있으며 WSW소자와 LDD구조의 소자 수명을 비교하였으며 핫-캐리어 열화 특성도 분석하였다. 또한 AC 핫-캐리어 열화를 칩 상에서 평가하기 위해 펄스 발생기, 레벨 시프터, 주파수 분배기를 포함한 테스트 패턴 회로를 설계하였다. 이러한 것은 AC와 DC 스트레스간의 핫-캐리어 열화 조건이 AC와 DC 스트레스 모두 동일한 물리적 메커니즘을 지닌다는 것을 알 수 있었다. 따라서 일반적으로 회로 동작 조건 하에서 DC 핫-캐리어 열화 특성을 토대로 AC 소자 수명도 예측할 수 있었다.

• 한국산업정보학회논문지
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• 제19권3호
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• pp.25-30
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• 2014

본 논문에서는 태양광시스템의 분산형 최대 전력점 추적(DMPPT)을 제어하는 게이트 드라이버 회로를 설계하였다. 그림자가 생긴 모듈에서도 최대 전력점을 추적할 수 있는 분산형 방식(DMPPT) 방식을 구현 하였으며, 각각의 모듈 내부에 DC-DC 변환기를 구동하기 위한 고전압 게이트 구동회로를 설계하였다. 태양광 시스템의 내부는 12비트 ADC, PLL, 게이트 드라이버가 내장 되어 있다. 게이트 드라이버의 하이 사이드 레벨 쉬프터에 숏-펄스 발생기를 추가하여 전력소모와 소자가 받는 스트레스를 줄였다. BCDMOS 0.35um 공정을 사용하여 구현하였으며 최대 2A 전류를 감달 할 수 있고, 태양 광 전압 최대 50V까지 받을 수 있도록 설계하였다.

• 한국전자파학회논문지
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• 제28권7호
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• pp.571-575
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• 2017

논문은 $0.13{\mu}m$ TSMC CMOS 공정을 이용한 위상 배열 안테나의 C-대역 양방향 T/R 칩셋에 관한 연구이다. 위상 배열 안테나의 필수 부품인 T/R 칩셋은 6 비트 위상변위기, 6 비트 가변 감쇄기, 양방향 증폭기로 구성하였다. 위상 변위기의 경우 정밀한 빔 조향을 위해서 $5.625^{\circ}$의 간격으로 최대 $354^{\circ}$까지 제어가 가능하며, 측엽 레벨을 제어하기 위한 가변 감쇄기는 0.5 dB 간격으로 최대 31.5 dB까지 감쇄가 가능하다. 또한, 1.2 V의 안정적인 전원공급을 위한 LDO(Low Drop Output) 레귤레이터와 디지털 회로의 제어가 간편하도록 SPI(Serial Peripheral Interface)를 집적화 하였으며, 칩 크기는 패드를 포함하여 $2.5{\times}1.5mm^2$이다.

• 전자공학회논문지SC
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• 제43권4호
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• pp.53-59
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• 2006

본 논문에서는 새로운 정밀 계측기용 전파 정류 회로를 제안하고 설계하여, 칩으로 구현 후 검증한 것에 대해 기술하였다. 기존의 회로는 회로가 복잡하고, 신호의 출력범위가 공통모드 (VDD/2) 전압부터 제한된 크기의 출력 전압 까지만 동작하는 문제점이 있었다. 제안된 회로에서는 2개의 2x1 먹스, 1개의 차동 차이 증폭기, 1개의 고속비교기를 이용하여 간단하게 구현하였다. 특히 하나의 차동 차이 증폭기를 이용하여 입력된 신호를 접지(Ground) 레벨로 낮추는 기능과 2배 증폭 기능을 동시에 수행하게 함으로서 신호 전압 전 영역 (Vss 부터 전원 전압 VDD 까지)으로 동작하도록 설계하였다. 기존의 회로에 비해 50% 이상의 하드웨어 면적과 소모전력 감소 효과를 얻었다. 제안된 전파정류회로는 0.35 um 1-poly 2-metal 표준 CMOS 공정을 이용하여 구현하여 검증하였다. 칩 면적은 $150um{\times}450um$ 이며 전력 소모는 3.3V 전원 전압에서 840uW이다

• 한국전자파학회논문지
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• 제17권7호
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• pp.694-705
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• 2006

본 논문은 Ku 위성 방송 대역에서 동작하는 선형 능동 위상 배열 안테나 시스템의 설계 및 실험에 관한 것으로, 안테나 시스템은 16개의 방사 능동 채널 및 16 채널 입력의 윌킨슨 전력 결합기 그리고 안정화 직류 전원 및 위상 제어 보드로 구성된다. 각 능동 채널 내에는 3-비트 디지털 위상 천이기가 존재하여 제어부로부터 위상을 제어 받아 전자적인 안테나 빔을 형성할 수 있다. 측정된 각 능동 채널간의 진폭 및 위상 편차는 각각 ${\pm}0.8dB$ 이하 및 ${\pm}15^{\circ}$ 이하였으며, 각 능동 채널의 잡음 지수는 동작 대역 내에서 1.2 dB 이하의 성능을 갖는다. 전체 안테나 시스템의 측정 성능은 동작 대역 내에서 23.07 dBi 이상의 안테나 이득과 - 11.17 dBc 이하의 사이드로브 레벨 그리고 정방향에서 -12.75 dBc 이하의 교차 편파 레벨을 보여 주었다. 또한, 능동 채널내 위상 제어를 통해 $10^{\circ},\;20^{\circ},\;30^{\circ}$의 빔 스캔 방사 패턴이 측정되었으며, 이때, 각각 1.1 dB, 2.5 dB, 3.6 dB의 빔 스캔 손실 성능을 보여 주었다.