• KDI Journal of Economic Policy
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• 제33권4호
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• pp.49-83
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• 2011

2000년의 UN 세계정상회의에서 새천년 개발목표(MDG)가 합의된 후 OECD/DAC 공여국은 빈곤퇴치를 원조의 주된 목적으로 삼아왔다. 이러한 목적을 더욱 효과적으로 달성하기 위해 원조공여국과 수원국은 2005년에 원조효과에 관한 파리선언에 합의하고 그 실천과정과 달성 정도를 격년마다 점검하고 평가해 왔다. 그 점검 평가를 위한 2011년 고위급 세계개발원조총회가 한국의 부산에서 개최되었다. 본 논문은 DAC 회원국이 과연 어느 정도 이러한 빈곤퇴치의 목적을 달성하는데 도움이 되는 원조배분정책을 수립하고 실제로 실천하고 있는가를 2005~09년 자료를 이용하여 분석 평가한다. 또 급격히 증가하고 있는 DAC 비회원국의 원조배분정책과 실적을 분석 평가하기 위해, 한국이 DAC에 가입하기 전인 2005~09년 기간의 원조배분실적을 분석 평가하여 DAC 회원국 평균과 비회원국 간의 차이를 분석 평가하고 정책적 의미를 찾아낸다.

• 전자공학회논문지 IE
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• 제43권3호
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• pp.6-12
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• 2006

이 논문은 100MHz 수준의 고속 신호 샘플링을 위해 글리치 최소화 기법을 적용한 8비트 100MHz CMOS D/A 변환기 (Digital to Analog Converter : DAC) 회로를 제안한다. 제안하는 DAC는 $0.35{\mu}m$ Hynix CMOS 공정을 사용하여 설계 및 레이아웃을 하였으며, 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 전류 모드 구조로 적용되었다. D/A 변환기의 선형 특성은 설계한 Spec. 과 유사하였으며, $\pm$0.09LSB 정도의 DNL과 INL 오차가 측정되었다. 제작된 칩 테스트 결과에 대한 오동작의 원인을 분석하였으며, 이를 통하여 칩 테스트를 위한 고려사항 등을 제안하였다.

• 한국압력기기공학회 논문집
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• 제11권2호
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• pp.20-24
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• 2015

During refueling Outage, In-service inspections(ISIs) for the Nuclear Power Plant components are mandatory requirement in accordance with ASME Code Sec. XI. Especially, in current ultrasonic testing is one of the most important NDT techniques that are used for volumetric examination methods for nuclear power plant components, and accurate sizing of flaw indication by UT is essential to assure the integrity of the components. However, ASME code specifies minimum requirement for vessel examination procedure, and so far many different flaw sizing approaches have been tried to apply. Through the Round Robin Test(RRT), the accuracy of ultrasonic flaw sizing using DAC techniques was measured with the mock-ups simulating typical pressure vessel welds. These mock-ups contain artificially introduced flaws of known size and location. This paper shows experimental comparison data on the accuracy of techniques using such as 6dB drop, 50%DAC, 20%DAC and 20%DAC with beam spread correction, and also shows that diverse DAC techniques can be effectively applied to the assessment of the flaw sizing for pressure vessel welds in the stage of welding and fabrication.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.39-45
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• 2011

본 논문에서는 선택적으로 클럭 신호를 입력하는 저 전력 전류구동 10비트 D/A 변환기 회로를 제안하였다. 제안된 DAC에서는 데이터가 변하지 않는 전류원 셀에 클럭 신호를 제한하여 클럭 전력 소모를 줄였다. 제안된 DAC는 1.2V 0.13${\mu}m$ CMOS 공정을 사용하여 제작되었으며, DAC 칩 면적은 0.21$mm^2$였다. 200MHz 샘플링 주파수와 1MHz 입력 신호 주파수에서, 제안된 DAC의 전력 소모량은 4.46mW였다. 클럭 신호에서 소모되는 전력은 입력 주파수가 1.25MHz와 10MHz일 때 각각 30.9%와 36.2%로 감소되었다. 측정된 SFDR은 입력주파수가 1MHz와 50MHz일 때 각각 72.8dB와 56.1dB였다.

• 디지털융복합연구
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• 제17권12호
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• pp.35-44
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• 2019

본 연구는 굿 거버넌스 논의에 기반한 원조의 영향에 대한 경험적 분석을 통해 전통공여국 OECD DAC 원조와 수원국 부패 간 관계를 분석한다. 이를 위하여 본 연구는 2000년부터 2014년까지 OECD DAC 원조 데이터, 부패인식 지수, 세계은행 데이터, 민주주의 지수를 중심으로 고정효과모형과 PCSE 모형을 사용하였다. 통계 분석을 시행한 결과 OECD DAC의 원조가 아프리카 수원국의 부패에 부정적 영향을 주고 있음을 확인하였다. DAC의 원조는 아프리카 국가들의 부패 정도를 심화시키는 영향을 주며, 특히 민주주의가 발전한 국가에서 그 영향의 정도가 커짐을 확인할 수 있다. 이는 OECD DAC의 굿 거버넌스 중심의 원조와 수원국 부패 간 관계에 대해 보다 종합적인 후속 연구가 필요하다는 점과 함께, 지역적 특수성을 고려하였을 때에는 일반적으로 인식하고 있는 민주주의 제도 발전의 긍정적 효과가 오히려 역전되어 나타날 수 있다는 점을 제기한다.

• Transactions on Electrical and Electronic Materials
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• 제10권2호
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• pp.44-48
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• 2009

A simulation study of a 10-bit two-stage DAC was done by using a conventional current switch cell. The DAC adopts the segmented architecture in order to reduce the circuit complexity and the die area. The 10-bit CMOS DAC was designed in 2 blocks, a unary cell matrix for 6 MSBs and a binary weighted array for 4 LSBs, for fabrication in a 0.35-${\mu}m$ CMOS process. To cancel the accumulation of errors in each current cell, a symmetrical switching sequence is applied in the unary cell matrix for 6 MSBs. To ensure high-speed operation, a decoding circuit with one stage latch and a cascode current source were developed. Simulations show that the maximum power consumption of the 10-bit DAC is 74 mW with a sampling frequency of 100 MHz.

• ETRI Journal
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• 제35권1호
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• pp.158-161
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• 2013

This letter proposes a low-power current-steering digital-to-analog converter (DAC). The proposed DAC reduces the clock power by cutting the clock signal to the current-source cells in which the data will not be changed. The 10-bit DAC is implemented using a $0.13-{\mu}m$ CMOS process with $V_{DD}$=1.2 V. Its area is $0.21\;mm^2$. It consumes 4.46 mW at a 1-MHz signal frequency and 200-MHz sampling rate. The clock power is reduced to 30.9% and 36.2% of a conventional DAC at 1.25-MHz and 10-MHz signal frequencies, respectively. The measured spurious free dynamic ranges are 72.8 dB and 56.1 dB at 1-MHz and 50-MHz signal frequencies, respectively.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.270-277
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• 2012

This paper presents a new DAC design strategy to achieve a wideband dynamic linearity by increasing the bandwidth of the output impedance. In order to reduce the dominant parasitic capacitance of the conventional matrix structure, all the cells associated with a unit current source and its control are stacked in a single column very closely (stacked unit cell structure). To further reduce the parasitic capacitance, the size of the unit current source is considerably reduced at the sacrifice of matching yield. The degraded matching of the current sources is compensated for by a self-calibration. A prototype 6-bit 3.3-GS/s current-steering full binary DAC was fabricated in a 1P9M 90 nm CMOS process. The DAC shows an SFDR of 36.4 dB at 3.3 GS/s Nyquist input signal. The active area of the DAC occupies only $0.0546mm^2$ (0.21 mm ${\times}$ 0.26 mm).

• IT SoC Magazine
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• 통권19호
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• pp.24-28
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• 2007

올해 44회를 맞이한 DAC(Design Automation Conference)는 6월 4일부터 8일까지 5일간 캘리포니아 샌디에고에서 개최되었다. 이번 DAC에도 샌프란시스코에서 열렸던 43회 DAC와 마찬가지로 인텔, IBM, ARM, Sun Microsystems 등 첨단 SoC/IP 설계회사와 Cadence, Synopsys 등 EDA 개발회사, 그리고 TSMC, UMC 등 유수의 파운드리회사들이 참가하였다. 전시회 참여업체는 약 250여개로 예년보다 약간 증가하였고 총 참관객수는 11,000여명으로 다소 줄어들었다. 하지만 국내 참여업체 관계자들은 참관객들의 질적인 수준이 작년 DAC보다 더 높아 제품을 홍보하고 관련 업계 사람들과 정보를 교환하기에 더없이 좋은 기회였다고 평가했다. 또한 이번 DAC 컨퍼런스는 총 10개 트랙, 53개의 세션들이 진행되었으며 약 161개의 논문이 발표되어 매우 역동적인 기술교류가 이루어졌다. 여기에서는 44th DAC의 주요 이슈와 전시회에 참여하였던 국내 SoC업체들의 제품에 대해 살펴 보고자한다.

• 전기학회논문지
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• 제58권3호
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• pp.627-631
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• 2009

This paper presents a novel current steering cell matrix DAC(digital-to-analog converter) architecture to reduce decoder area. The current cell matrix of a existing architecture is selected by columns and lows thermometer code decoder of input bits. But The current cell matrix of a proposal architecture is divided 2n by the thermometer code decoder of upper input bits and are selected by the thermometer code decoder of middle and lower input bits. Because of this configuration, decoder numbers have increased. But the gate number that composed of decoder has decreased. In case of the designed 8 bit current steering cell matrix DAC, the gate number of decoder has decreased by about 55% in comparison with a existing architecture.