• JSTS:Journal of Semiconductor Technology and Science
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• 제6권4호
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• pp.246-251
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• 2006

In this paper, we introduce an implementation method of the CBS (Cycle Base Simulator), which describes the operation of a DSP (Digital Signal Processor) at a pipeline cycle level. The CBS is coded with C++, and is verified by comparing the results from the CBS and HDL simulation of the DSP with the various test vectors and application programs. The CBS shows the data about the internal registers, status flags, data bus, address bus, input and output pin of the DSP, and also the control signals at each pipeline cycle. The developed CBS can be used in evaluating the performance of the target DSP before the RTL(Register Transfer Level) coding as well as a reference for the RTL level design.

• 대한임베디드공학회논문지
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• 제17권4호
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• pp.217-228
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• 2022

Currently, there are increasing demands for applying deep neural networks (DNNs) in the embedded domain such as classification and object detection. The DNN processing in embedded domain often requires custom hardware such as NPU for acceleration due to the constraints in power, performance, and area. Processing DNN models requires a large amount of data, and its seamless transfer to NPU is crucial for performance. In this paper, we developed a cycle-accurate NPU simulator to evaluate diverse NPU microarchitectures. In addition, we propose a novel technique for reducing the number of memory accesses when processing convolutional layers in convolutional neural networks (CNNs) on the NPU. The main idea is to reuse data with memory interleaving, which recycles the overlapping data between previous and current input windows. Data memory interleaving makes it possible to quickly read consecutive data in unaligned locations. We implemented the proposed technique to the cycle-accurate NPU simulator and measured the performance with LeNet-5, VGGNet-16, and ResNet-50. The experiment shows up to 2.08x speedup in processing one convolutional layer, compared to the baseline.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.117-120
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• 2001

This paper presents a HW/SW co-design environments and its validation for development of virtual component on the 32-bit RISC core which is used in the design of Information-Appliance-On-a-Chip. For the experimental environment, we developed the cycle-accurate instruction set simulator based on SE3208 RISC core of ADChips. To verify the function of RISC core at the cycle level, we implemented the verification environment by grafting this simulator on the Seamless CVE which is a commercial co-verification environment.

• 한국인터넷방송통신학회논문지
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• 제17권1호
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• pp.219-224
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• 2017

최근에 이르러, 임베디드시스템, 이동단말기 뿐만이 아니라 고성능 마이크로프로세서 및 멀티코어프로세서에서 DRAM에 대한 중요성이 날로 증가되고 있다. 이에 발맞추어 산업계와 학계에서 미래의 DRAM에 대한 활발한 연구가 진행되고 있다. 따라서, 모의실험을 통하여 마이크로프로세서의 성능을 평가할 때 보다 정확한 DRAM 모델을 갖추는 것이 중요하다. 본 논문에서는 DRAM 시뮬레이터와 연동할 수 있는 명령어 자취형 (trace-driven) 마이크로프로세서 모의실험기를 개발하였다. 또한, SPEC 2000 벤치마크를 입력으로 모의실험을 수행하여, 싸이클 단위로 정확하게 동작하는 DD3 모델이 마이크프로세서의 성능에 끼치는 영향을 분석하였다.

• 한국인터넷방송통신학회논문지
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• 제17권3호
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• pp.203-208
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• 2017

최근에 컴퓨터, 노트북, 태블릿 PC 및 모바일 장치에서 널리 이용되고 있는 멀티코어프로세서의 성능에 큰 영향을 끼치는 DRAM에 대한 중요성이 날로 증가되고 있다. 이에 따라 산업계와 학계에서 미래의 DRAM에 대한 활발한 연구가 진행되고 있다. 따라서, 모의실험을 통하여 멀티코어 프로세서의 성능을 평가할 때 보다 정확한 DRAM 모델을 갖추는 것이 중요하다. 본 논문에서는 DRAM 시뮬레이터와 연동할 수 있는 명령어 자취형 (trace-driven) 멀티코어 프로세서 모의실험기를 개발하였다. 또한, SPEC 2000 벤치마크를 입력으로 모의실험을 수행하여, 싸이클 단위로 정확하게 동작하는 DD3 모델이 멀티코어 프로세서의 성능에 끼치는 영향을 분석하였다.

• 한국통신학회논문지
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• 제32권9A호
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• pp.931-939
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• 2007

본 논문은 SMDL (Sogang Machine Description Language)을 이용한 DSP 프로세서용 인스트럭션 셋 시뮬레이터 자동 생성기 시스템의 설계에 관해 기술한다. SMDL은 DSP 어플리케이션에 최적화된 아키텍처를 포함한 임베디드 코어의 효율적 기술을 위한 머신 기술 언어로서, 구현된 인스트럭션 셋 시뮬레이터 자동 생성 시스템은 타겟 ASIP의 SMDL 기술을 입력으로 하여 인스트럭션들의 파이프라인 스테이지 별 행위 정보를 분석한 후 cycle-accurate 인스트럭션 셋 시뮬레이터를 C++ 파일로 자동 생성한다. 구현된 자동 생성 시스템의 검증을 위해 ARM9E-S, ADSP-TS20x와 TMS320C2x 아키텍처들을 SMDL로 기술하여 시뮬레이터들을 자동 생성하였으며, 생성된 시뮬레이터들을 이용하여 $4{\times}4$ 매트릭스 곱셈, 16비트 IIR 필터, 32비트 곱셈, 그리고 FFT에 연산에 대한 시뮬레이션을 수행하였다. 결과 생성된 시뮬레이터의 정확한 동작을 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제18권3호
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• pp.177-183
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• 2018

현재, 영상처리, 음성처리, 필터링, 등화 등의 분야에 디지털 신호처리 시스템이 광범위하게 쓰이고 있다. 더불어, 디지털 신호처리 시스템을 구성하는 디지털 신호처리 프로세서의 성능에 지대한 영향을 미치는 DRAM에 대한 연구가 산업계와 학계에서 활발하게 진행되고 있다. 따라서, 모의실험을 통하여 디지털 신호처리 프로세서의 성능에 대한 신뢰할만한 결과를 얻기 위하여, 보다 정확한 DRAM 모델을 갖추는 것이 중요하다. 본 논문에서는 싸이클 단위로 정확하게 동작하는 DRAM 시뮬레이터와 연동할 수 있는 디지털 신호처리 프로세서 모의실험기를 개발했다. 그리고 UTDSP 디지털 신호처리 벤치마크를 개발한 모의실험기에 대한 입력으로 하여, DRAM이 디지털 신호처리 프로세서의 성능에 끼치는 영향을 분석하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 한국컴퓨터종합학술대회 논문집 Vol.33 No.1 (A)
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• pp.196-198
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• 2006

Shader architecture is one of the fastest growing fields in the ever advancing 3D graphics, and massive amounts of Ideas and technologies are being introduced to the market continuously. In this paper, we present a flexible cycle-accurate simulation environment to accelerate and alleviate the process of developing and verifying these ideas and technologies. Combination of 3D graphics API and hardware simulator allows OpenGL applications to be emulated off-the-shelf for a given shader micro-architecture. Easily modified parameters allow the simulation environment to be tailored to specific demands or requirements.

• Journal of Power Electronics
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• 제15권4호
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• pp.1018-1025
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• 2015

This paper proposes a methodological scheme for the photovoltaic (PV) simulator design. With the advantages of a digital controller system, linear interpolation is proposed for precise fitting with higher computational efficiency. A novel control strategy that directly tackles two different duty cycles is proposed and implemented to achieve a full-range operation including short circuit (SC) and open circuit (OC) conditions. Systematic design procedures for both hardware and algorithm are explained, and a prototype is built. Experimental results confirm an accurate steady state performance under different load conditions, including SC and OC. This low power apparatus can be adopted for PV education and research with a limited budget.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제16권11호
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• pp.1021-1030
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• 2010

센서 네트워크의 특성상 설치 후, 사람이 직접 초소형의 센서 노드들을 일일이 관리할 수 없기 때문에, 센서 노드를 직접 설치하기 이전에 시뮬레이션을 통해 각 센서노드들의 네트워크 환경을 미리 확인하고 점검하는 작업은 매우 중요하다 센서네트워크 통신 프로토콜이나 어플리케이션은 데이터의 송수신 타이밍이 매우 중요하다. 하드웨어의 동작타이밍을 정확히 모델링 하여 시간에 데이터를 처리 송수신하는 사이클이 정확한 시뮬레이션이 요구된다. 이를 위해 잘 알려진 방법은 명령어 수준의 시뮬레이션 방법이다. 본 연구에서는 Telos형 센서노드를 위한 명령어 수준의 센서네트워크 시뮬레이터인 TeloSIM을 구현했다. Telos는 중앙처리장치인 MSP430과 라디오모듈인 CC2420를 사용하며 최근 가장 많이 쓰이고 있는 센서노드이다. MSP430은 센서노드에서 사용되고 있는 중앙처리장치 가운데 가장 적은 에너지를 소모하며, CC2420은 Zigbee를 지원하기 때문이다. 하지만 현재까지 개발된 명령어 수준의 센서네트워크 시뮬레이터는 대부분 Atmega128을 지원하는 시뮬레이터이거나 CC2420을 지원하지 못하는 시뮬레이터들이다. 따라서 본 논문에서는 소개하는 TeloSIM은 Telos를 이용하여 센서네트워크를 연구하는 개발자에게 도움을 줄 수 있다. TeloSIM은 명령어 수준의 시뮬레이터로 사이클이 정확한 장점을 갖고 있고 하드웨어를 정확히 모델링 하여 운영체제나 특정 기능 구현에 상관없이 하드웨어를 직접 이용하는 것과 동일하게 사용할 수 있으며, 다수의 센서노드를 동시에 시뮬레이션 할 수 있다. 그리고 GUI 도구를 제공하여 사용자가 시뮬레이션 결과를 쉽게 볼 수 있도록 하였다.