• 대한전자공학회논문지SD
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• 제38권4호
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• pp.266-276
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• 2001

빠른 반도체 기술의 발전으로 인하여 VLSI 회로의 복잡도는 크게 증가하고 있다. 그래서 복잡한 회로를 테스팅하는 것은 아주 어려운 문제로 대두되고 있다. 또한 집적회로의 증가된 집적도로 인하여 여러 가지 형태의 고장이 발생하게 됨으로써 테스팅은 더욱 중요한 문제로 대두되고 있다. 이제까지 일반적으로 지연 고장 테스팅에 대한 신뢰도는 가정된 고장의 개수에 대한 검출된 고장의 개수로 표현되는 전통적인 고장 검출율로서 평가되었다. 그러나 기존의 교장 검출율은 고장 존재의 유무만을 고려한 것으로써 실제의 지연 고장 테스팅에 대한 신뢰도와는 거리가 있다. 지연 고장 테스팅은 고착 고장과는 달리 경로의 진행 지연과 지연 결함 크기 그리고 시스템 동작 클럭 주기에 의존하기 때문이다. 본 논문은 테스트 중인 경로의 진행 지연과 지연 결함 크기를 고려한 새로운 고장 검출율 메트릭으로서지연 결함 고장 검출율(delay defect fault coverage)을 제안하였으며, 지연 결함 고장 검출율과 결함 수준(defect level)과의 관계를 분석하였다.

• 전기전자학회논문지
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• 제8권1호
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• pp.12-21
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• 2004

오류제어는 많은 전자 시스템의 주요한 관심사이다. 시스템 동작에 영향을 미치는 대부분의 고장은 회로에서 발생하는 타이밍 위반의 결과로 나타나는 비정상적인 신호지연으로 인한 것이며, 이는 주로 과도고장에 의해 발생한다. 본 논문에서는 CMOS 회로의 동작 중에 타이밍 오류를 검출하는 회로를 설계하였다. 타이밍 오류 검출기는 클럭에 의해 제어되는 시스템의 준비시간 및 대기시간의 위반에 대한 오류를 검출할 수 있다. 설계한 회로는 데이터의 입력이 클럭 천이지점에서 변화할 때 과도전류를 측정하여 오류 검출기의 전류 감지회로에서 발생시킨 기준전류와 비교함으로써 오류의 발생 여부를 확인 할 수 있다. 이러한 방법은 클럭에 의해 동작하는 시스템의 준비시간 및 대기시간의 위반에 따른 오류를 효과적으로 검출할 수 있음을 보여준다. 이 회로는 2.5V 공급전압의 $0.25{\mu}m$ CMOS 기술을 이용하여 구현하였으며, HSPICE로 시뮬레이션하여 정당성 및 효율성을 검증하였다.

• 한국인터넷방송통신학회논문지
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• 제22권6호
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• pp.57-62
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• 2022

최근 상변화메모리와 같은 고속 스토리지 매체의 출현으로 느린 디스크 스토리지에 적합하게 설계된 메모리 관리 기법에 대한 재고가 필요한 시점에 이르렀다. 본 논문에서는 상변화메모리를 가상메모리의 스왑장치로 이용하는 시스템을 위한 새로운 페이지 교체 정책을 제안한다. 제안하는 방식은 페이지 교체 정책이 전통적으로 추구하던 페이지 폴트 횟수 절감뿐 아니라 스왑 장치에 발생하는 쓰기량 절감을 동시에 추구한다. 이는 상변화메모리의 쓰기 연산이 느리고 쓰기 횟수에 제한이 있다는 점에 착안한 것이다. 구체적으로 살펴보면 메모리 부하가 높은 경우 페이지 폴트를 줄이는 데에 초점을 맞추고 메모리 공간에 여유가 있을 경우 스토리지 쓰기량을 줄이는 적응적인 방식을 채택한다. 이를 통해 제안하는 정책이 메모리 시스템의 성능을 저하시키지 않으면서 스토리지 쓰기량을 크게 절감함을 다양한 워크로드의 메모리 참조 트레이스를 재현하는 시뮬레이션 실험을 통해 보인다.

• 전자공학회논문지A
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• 제33A권2호
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• pp.163-172
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• 1996

In reconfiguration of systolic arrays, a potential disadvantage is that in the PRESENCE of consective faulty PE's logically connected PE's may be far apart, requiring the reduction of clock speed and thus reducing throughput of the array. Thus it is fundamental tokeep locality of interconnections as high as possible even after reconfiguration and to make reconfiguration implemented in the simple routing devices. However requirements of locality and simplicity mean that reconfiguring capability is limited. This paper deals iwth the issue of developing efficient method for reconfiguration of 2-D systolic arrays which can be achieved high reconfiguration rate, with the two conditions satisfying using concept of pseudo faulty processing element. Applying this concept to reconfiguration of systolic array, we have found similar condition. The simulation shows that recomfiguration rates are 97%, 84% when N faults ocurs on the N$\times$N array n case of N=5, 8 respectively.

• Journal of Electrical Engineering and information Science
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• 제1권1호
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• pp.118-128
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• 1996

In safety critical hard real-time systems, a timing fault may yield catastrophic results. In order to eliminate the timing faults from the fast responsive real-time control systems, it is necessary to schedule a code based on high precision timing analysis. Further, the schedulability enhancement by having multiple processors is of wide spread interest. However, although an instruction level parallel processing is quite effective to improve the schedulability of such a system, none of the real-time applications employ instruction level parallel scheduling techniques because most of the real-time scheduling models have not been designed for fine-grain execution. In this paper, we present a timing constraint model specifying high precision timing constraints, and a practical approach for constructing static schedules for a VLIW execution model. The new model and analysis can guarantee timing accuracy to within a single machine clock cycle.

• 한국항행학회논문지
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• 제21권6호
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• pp.601-607
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• 2017

이 연구에서는 GNSS (global navigation satellite system) 인프라 기반 측위 보정정보 생성을 위한 전처리 단계인 GPS (global positioning system) 반송파 위상 측정치의 고장 검사를 수행하였다. 기존 CARST (carrier acceleration ramp step test) 방법은 수신기 시계 오차를 제거하기 위해 평균값을 이용함으로써 검사 대상에 영향을 준다. 따라서 이 연구에서는 차분 기법을 적용하여 기존 CARST 결과와 비교하였다. 실 데이터에 인위적인 고장을 인가하여 고장 시뮬레이션을 수행한 결과 차분 기법을 적용할 경우 각각의 위성에 대해 독립적인 고장 검출이 가능한 것으로 판단되었으며 단일차분과 이중차분은 유사한 결과를 나타내었다. 실 데이터를 이용하여 기존의 방법과 비교한 결과 위성 간 차분, 수신국간 차분 결과의 장단점을 확인할 수 있었다. 그러나 결과 값에 대한 위성 및 수신기 시계 오차의 영향은 추가적인 분석이 필요할 것으로 판단된다.

• 한국통신학회논문지
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• 제39B권5호
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• pp.296-303
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• 2014

Reference Broadcast Synchronization (RBS)는 무선 센서 네트워크 동기화에 가장 널리 사용되는 프로토콜이다. 공통의 브로드케스트 채널이 존재할 경우 RBS는 상당히 높은 동기화 성능을 보인다. 그러나 RBS는 순간 클럭 동기화 (Instantaneous Clock Synchronization) 방식을 사용기 때문에 동기화 시간에 순간적인 시간 간격이 발생하여 시스템의 불안정을 초래할 수 있다. 또한 RBS는 패킷 손실 보상 기능이 없어 무선 채널 환경이 열악한 경우 동기화 성능의 현저한 저하를 초래할 수 있다. 본 논문에서는 RBS의 순간 클럭 동기화에 의한 문제점과 패킷 손실이 BRS 동기화에 미치는 영향에 대해서 분석한다. 이러한 문제점을 해결하기 위하여 RBS를 위한 연속 클럭 동기화 방식과 패킷 손실 보상 방식을 제안하고, 모의실험을 통하여 제안 방식의 성능향상에 대해 검증하고자 한다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.13-22
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• 1998

본 논문에서는 CMOS VLSI 회로의 IDDQ 테스팅을 위한 0.8㎛ single-poly two-metal CMOS 공정으로 제작된 고성능 내장형 전류감지기를 제안한다. 테스트 대상회로는 브리징 고장이 존재하는 4 비트 전가산기를 사용하였다. 크기가 다른 두 개의 nMOS를 사용하여 저항값이 다른 두 개의 브리징 고장을 삽입하였다. 그리고 게이트 단자를 제어하여 다양한 고장효과를 실험하였다. 제안된 내장형 전류감지기는 테스트 대상회로에 사용되는 클럭의 주기 끝에서 고장전류를 검사하여 기존에 설계된 내장형 전류감지기 보다 긴 임계전파지연 시간과 큰 면적을 가지는 테스트 대상회로를 테스트 할 수 있다. HSPICE 모의실험과 같이 제작 칩의 실험결과 제안한 내장형 전류감지기가 회로 내에 삽입된 브리징 고장을 정확하게 검출함을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.811-814
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• 1998

REcent research about current testing($\textrm{I}_{DDQ}$ testing) has been emphasizing that $\textrm{I}_{DDQ}$ testing in addition to the logical voltage testing is necessary to increase the fault coverage. The $\textrm{I}_{DDQ}$. testing can detect physical faults other than the classical stuck-at type fault, which affect reliability. One of the most critical issues in the $\textrm{I}_{DDQ}$ testing is to insert a built-in current sensor (BICS) that can detect abnormal static currents from the power supply or to the ground. This paper presents a new BICS for internal current testing for large CMOS logic circuits. The proposed BICS uses a single phase clock to minimize the hardware overhead. It detects faulty current flowing and converts it into a corresponding logic voltage level to make converts it into a corresponding logic voltage level to make it possible to use the conventional voltage testing techniqeus. By using current mirroring technique, the proposed BICS can work at very high speed. Because the proposed BICS almost does not affects normal operation of CUT(circuit under test), it can be used to a very large circuit without circuit partitioning. By altenating the operational modes, a circuit can be $\textrm{I}_{DDQ}$-tested as a kind of self-testing fashion by using the proposed BICS.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.39-46
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• 2005

본 논문은 SoC 상에서 정적인 고장 뿐 아니라 동적인 고장도 점검하고 진단할 수 있는 새로운 At-speed Interconnect Test Controller (ASITC)를 소개한다. SoC는 IEEE 1149.1과 P1500 래퍼의 코아들로 구성되고 다중 시스템 클럭에 의해 동작될 수 있으며, 이러한 복잡한 SoC를 테스트하기 위해 P1500 래퍼의 코아를 위한 인터페이스 모듈과 update부터 capture까지 1 시스템 클럭으로 연결선의 지연 고장을 점검할 수 있는 ASITC를 설계하였다. 제안한 ASITC는 FPGA로 구현하여 기능검증을 하였으며 기존의 방식에 비해 테스트 방법이 쉽고, 면적의 오버헤드가 적다는 장점이 있다.