• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제55권2호
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• pp.72-75
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• 2006

A CMOS compatible Super Junction LDMOS (SJ-LDMOS) structure, which reduces substrate-assisted depletion effects, is reported. The proposed structure uses a N-buffer layer between the pillars and P-substrate to achieve global charge balance between the pillars, the N-buffer layer and the P-substrate. The new structure features high breakdown voltage, low on-resistance, and reduced sensitivity to doping imbalance in the pillars.

• 대한전자공학회논문지SD
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• 제41권4호
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• pp.101-112
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• 2004

본 논문에서는 3차원 인터커넥트(3D interconnect) 구조를 해석하기 위하여 ADI-유한차분시간영역(ADI-FDTD: Alternating Direction Implicit Finite Difference Time Domain)법으로 맥스웰 회전 방정식(Maxwell's curl equation)을 계산하는 수치 해석 모델을 개발하였고, 개발한 ADI-유한차분시간영역법을 이용하여 3.3 V CMOS 기술로 설계된 샘플러 회로의 일부의 영역에 대해 컴퓨터 모의 실험 결과하여 입력된 구형 전압 신호가 금속 배선을 거치면서 5∼10 ps의 신호 지연과 0.1∼0.2 V의 신호 왜곡이 발생되는 것을 확인하였다. 결론적으로 ADI-유한차분시간영역법을 이용한 풀-웨이브 해석을 통하여 고속의 VLSI 인터커넥트에서의 전자기 현상을 정확하게 분석할 수 있음을 제시하였다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.9-15
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• 2009

본 논문에서는 고속 ATC(Automatic Threshold Control) 회로 구조를 고안하고 이를 이용하여 고속 ATC 기능을 갖는 버스트 모드 제한증폭기를 설계하였고, $0.8{\mu}m$ SiGe BiCMOS 상용 파운드리 기술을 이용하여 제작하였다. 제작된 버스트 모드 제한증폭기는 $PRBS=2^7-1$에서 무에러(error free)의 아이를 보였고, 160ps이내의 지터 특성과 95ps이내의 상승/하강시간을 보였다. ATC특성 측정결과 버스트 데이터의 신호의 초기부터 안정되게 파형을 잘 잡아낼 정도로 빠른 ATC동작이 이루어지고 있어 고안한 ATC회로의 고속특성을 확인할 수 있었다. 그러나 버스트 초기에서 듀티사이클 왜곡이 발생했고, 입력 신호의 크기가 커짐에 따라 듀티사이클이 59%까지 증가하는 특성을 보였다. 그러나 10 사이클이 지난 후에는 모든 입력 신호의 크기에 대해 듀티사이클이 52% 이내로 안정화되고 있음을 확인하였다

• 센서학회지
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• 제18권4호
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• pp.274-279
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• 2009

In this paper, a wide dynamic range active pixel sensor(APS) with output voltage feedback structure has been designed by a 2-poly 4-metal 0.35 $\mu$m standard CMOS technology. We presented a novel APS with output voltage feedback, which exhibits a wide dynamic range. The dynamic range increases at the cost of an additional diode and an additional MOSFET. The output voltage feedback structure enables the control of the output voltage level by itself, as incident light power varies. It is confirmed that the light level which the output voltage level of proposed APS is saturated is about 120,000 lux, which is higher than that of a conventional 3-transistor APS.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.23-29
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• 2004

본 논문에서는 SRAM을 내장하는 시스템형 집적회로에서 싱글 포트 SRAM을 이용하여 듀얼 포트 SRAM으로 동작하는 구조를 제안한다. 외부 호스트는 내부 SRAM에 데이터를 자유로이 읽거나 쓸 수 있고, 내부 SRAM은 또 다른 외부의 회로부에 저장 데이터의 전달이 가능하면서 호스트와는 동기신호가 없는 구조 즉, 어싱크로너스 듀얼 포트 SRAM의 동작을 하는데, 싱글포트 SRAM을 이용하여 어싱크로너스 듀얼 포트로동작을 하도록 내부의 기능부를 설계하여 듀얼 포트 SRAM에 비해 적은 면적을 차지하는 구조를 제안하고 0.35um CMOS공정으로 칩을 제작하고 검증하였다. 결과로 20% 면적 감소와 20% 전력소비의 효과를 확인하였다.

• 정보처리학회논문지A
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• 제15A권2호
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• pp.69-74
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• 2008

본 논문은 MOS 전류모드 논리회로 (MOS current-mode logic circuit)의 누설전류를 감소시키기 위해 슬립 트랜지스터 (sleep-transistor) 트랜지스터를 이용하여 저 전력 MOS 전류모드 논리회로를 구현하는 새로운 구조를 제안하였다. 슬립 트랜지스터는 누설전류를 최소화하기 위해 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 사용하였다. $16\;{\times}\;16$ 비트 병렬 곱셈기를 제안한 구조에 적용하여 제안한 구조의 타당성을 입증하였다. 이 회로는 기존 MOS 전류모드 논리회로 구조에 비해 대기전력소모가 1/50으로 감소하였다. 이 회로는 삼성 $0.35\;{\mu}m$ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 이용하여 검증하였다.

• 전기전자학회논문지
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• 제20권3호
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• pp.307-309
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• 2016

본 논문에서는 기존 LDO 레귤레이터에서 간단한 피드백 구조를 이용하여 과도응답을 향상시킨 LDO 레귤레이터를 제안한다. 이 제안된 회로는 기존 LDO 레귤레이터에서 나타나는 오버슈트의 응답시간을 감소시켜 더 안정적인 동작을 하도록 하는 피드백 구조를 갖는다. 제안 된 피드백 구조는 큰 면적의 변화 없이 기존 LDO 레귤레이터와 같은 동작을 하며, 출력에서의 노이즈를 갖는 LDO 레귤레이터의 단점을 보완한다. 설계한 회로는 동부 하이텍의 0.18um CMOS 공정을 이용하였다.

• 한국전자파학회논문지
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• 제27권3호
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• pp.330-333
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• 2016

본 논문에서는 차량 충돌 방지 장거리 레이더(Long Range Radar: LRR)을 위한 77 GHz 전력증폭기를 65 nm CMOS 공정을 이용하여 설계하였다. 제안한 회로는 3단 차동 전력증폭기로 공통 소스 구조와 트랜스포머를 사용했다. 측정결과로 77 GHz에서 18.7 dB의 전압 이득과 13 GHz의 3 dB 대역폭을 얻었다. 측정된 최대 출력 전력은 10.2 dBm, 입력 $P_{1dB}$는 -12 dBm, 출력 $P_{1dB}$는 5.7 dBm이며, 측정된 최대 전력 효율은 7.2 %이다. 본 전력증폭기는 1.2 V의 공급전원으로부터 140.4 mW의 DC 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.101-108
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• 2004

단열회로를 이용하여 16-bit ALU와 단열회로에 4가지 위상을 가지는 전원클럭을 공급하기 위한 전원클럭 발생기를 설계하였다. 4개의 전원클럭 신호선의 전하는 AC 형태의 전원클럭을 통해서 복원되어 에너지 소모를 줄인다. 구현에 사용한 단열회로는 ECRL(efficient charge recovery logic) 형태를 기본으로 하였으며 0.35㎛ CMOS 공정을 사용하여 설계하였고 3.3V 전원을 사용하였다. 회로설계 후 layout을 진행하였으며, layout 후 LPE(layout parasitic extraction)를 수행하여 이를 모의실험에 사용하였다. 모의실험결과 전원클럭 발생기를 포함한 단열회로를 이용한 ALU는 동일한 구조를 갖는 기존의 CMOS ALU보다 1.15～1.77배 정도의 에너지소모를 감소 시켰다.

• 한국전자파학회논문지
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• 제27권10호
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• pp.941-944
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• 2016

본 논문에서는 차량 충돌 방지 및 생활 감시용 근거리 레이다(Short Range Radar: SRR)를 위한 24 GHz 전력증폭기를 삼성 65-nm CMOS 공정을 이용하여 설계하였다. 제안한 회로는 2단 차동 전력증폭기로 공통소스 구조를 사용하고, 트랜스포머 구조를 사용하여 단일 대 차동변환, 임피던스 정합, 전력결합을 하였다. 측정결과, 24 GHz에서 15.5 dB의 최대 이득과 3.6 GHz의 3 dB 대역폭을 얻었다. 측정된 최대 출력 전력은 13.1 dBm, 입력 $P1_{dB}$는 -4.72 dBm, 출력 $P1_{dB}$는 9.78 dBm이며, 측정된 최대 전력 효율은 17.7 %이다. 본 전력증폭기는 1.2 V의 공급전원으로부터 74 mW의 DC 전력을 소모한다.