• 대한전자공학회논문지SD
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• 제39권5호
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• pp.1-7
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• 2002

Deep sub-micron bulk CMOS circuits require gate electrode materials such as metal silicide and titanium silicide for gate oxides. Many authors have conducted research to improve the quality of the sub-micron gate oxide. However, few have reported on the electrical quality and reliability of an ultra-thin gate. In this paper, we will recommend a novel shallow trench isolation structure and a two-step TiS $i_2$ formation process to improve the corner metal oxide semiconductor field-effect transistor (MOSFET) for sub-0.1${\mu}{\textrm}{m}$ VLSI devices. Differently from using normal LOCOS technology, deep sub-micron CMOS devices using the novel shallow trench isolation (STI) technology have unique "inverse narrow-channel effects" when the channel width of the device is scaled down. The titanium silicide process has problems because fluorine contamination caused by the gate sidewall etching inhibits the silicide reaction and accelerates agglomeration. To resolve these Problems, we developed a novel two-step deposited silicide process. The key point of this process is the deposition and subsequent removal of titanium before the titanium silicide process. It was found by using focused ion beam transmission electron microscopy that the STI structure improved the narrow channel effect and reduced the junction leakage current and threshold voltage at the edge of the channel. In terms of transistor characteristics, we also obtained a low gate voltage variation and a low trap density, saturation current, some more to be large transconductance at the channel for sub-0.1${\mu}{\textrm}{m}$ VLSI devices.

• 한국시뮬레이션학회논문지
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• 제23권3호
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• pp.27-32
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• 2014

본 논문에서는, 초고집적 CMOS 회로를 위한 얕은 트랜치 격리로 기존의 수직 구조 보다 개선된 성질을 갖는 새로운 구조를 제안하고자 한다. 이를 위해서 제안한 구조는 회자 모양의 얕은 트랜치 격리 구조이다. 특성 분석은 기존 수직 구조와 제안한 구조에 대해서 전자농도 분포, 열전자 스트레스의 산화막 모양, 전위와 전계 플럭스, 열 손상의 유전 전계와 소자에서 전류-전압 특성을 분석 하고자 한다. 물리적 기본 모델들은 TCAD 툴을 이용하며, 집적화 소자들에 있어서 분석 조건은 주위 조건과 전류와 시간의 인가 스트레스 조건이다. 분석 결과, 얕은 트랜치 격리 구조가 소자의 크기가 감소됨에 따라서 수동적인 전기적 기능이었다. 트랜지스터 응용에서 제안한 회자 구조의 얕은 트랜치 격리 구조가 전기적 특성에서 전위차, 전계, 전자농도 분포가 높게 나타났으며, 활성영역에서 스트레스에 의한 산화막의 영향은 감소되었다. 이 결과 데이터를 바탕으로 소자의 전류-전압 특성 결과 분석도 양호한 특성으로 나타났다.

• 한국통신학회논문지
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• 제30권5C호
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• pp.371-381
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• 2005

본 논문에서는 동영상의 실시간 부/복호화를 위한 하드웨어 기반의 CAVLC 엔트로피 부/복호화기 구조를 제안한다. H.264/AVC의 무손실 압축 기법인 내용기반 가변길이 부호화(Context-based Adaptive Variable Length Coding)는 이전 표준의 기법과 다른 알고리즘을 채용하여 높은 부호화 효율과 복잡도를 가지고 있다. 이를 하드웨어 구조로 설계하기 위하여 메모리 재사용 기법을 적용하여 리소스를 최적화 하였으며, 지금까지 제시된 여러 엔트로피 부/복호화 구조 중 휴대용 기기에 적합한 성능 대비 리소스를 가지는 구조를 선택하고 이를 병렬 처리 구조로 설계하여 부호화 성능을 향상시켰다. 구현된 전체 모듈은 Altera사의 Excalibur 디바이스를 이용하여 검증하고 삼성 STD130 0.18um CMOS Cell Library를 이용하여 합성 및 검증하였다. 이를 ASIC으로 구현할 경우 부호화기는 150Mhz 동작주파수에서 CIF 크기의 동영상을 초당 300프레임 이상 처리하며 복호화기는 140Mhz 동작주파수에서 CIF 크기의 동영상을 초당 250 이상 처리할 수 있다. 본 결과는 하드웨어 기반의 H.264/AVC 실시간 부호화기와 복호화기를 설계하기에 적합한 하드웨어 구조임을 보여준다.

• 한국통신학회논문지
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• 제24권7A호
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• pp.1090-1098
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• 1999

본 논문에서는 자기 디스크 출력 채널에 사용되는 EPR-4 비터비 디코더 회로를 설계하였다. 비터비 디코더는 ACS 회로, 경로 메모리, 최소값 감지회로, 출력 선택 회로로 구성되었다. 설계한 EPR-4 비터비 디코더는 (1,7) RLL 코드를 사용하여 하드웨어 구현에 필요한 상태수를 8개에서 6개로 감소시켰으며, ACS 연산시 누적 동작과정에서 발생할 수 있는 오버플로우 문제를 처리하기 위해 2의 부소 연산에 바탕을 둔 modulo 비교를 사용하였다. 그리고 경로 메모리 회로에서 6개 출력이 수렴하지 않는 경우 최소 state metric 값을 경로에서 최종 결과값을 결정하도록 파이프라인 구조의 최소값 감지회로를 사용하였다. EPR-4 비터비 디코더 회로는 0.35 $\mu\textrm{m}$ CMOS 공정에 맞추어 설계되었으며, 트랜지스터 개수는 약 15,300 이며, 3.3V의 전압조건에서 최대 데이터 수신율은 250Mbps이다.

• 한국컴퓨터정보학회논문지
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• 제11권2호
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• pp.159-167
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• 2006

립리딩은 잡음이 있는 환경에서 음성 인식 시스템의 성능 향상을 위한 한 방법으로 제안되었다. 기존의 논문들이 소프트웨어 립리딩 방법을 제안하는 것에 반하여, 본 논문에서는 실시간 립리딩을 위한 하드웨어 설계를 제안한다. 실시간 처리와 구현의 용이성을 위하여 본 논문에서는 립리딩 시스템을 이미지 획득 모듈, 특징 벡터 추출 모듈, 인식 모듈의 세 모듈로 분할하였다. 이미지 획득 모듈에서는 CMOS 이미지 센서를 사용하여 입력 영상을 획득하게 하였고, 특징 벡터 추출 모듈에서는 병렬 블록매칭 알고리즘을 이용하여 입력영상으로부터 특징벡터를 추출하도록 하였고, 이를 FPGA로 코딩하여 시뮬레이션 하였다. 인식 모듈에서는 추출된 특징 벡터에 대하여 HMM 기반 인식 알고리즘을 적용하여 발성한 단어를 인식하도록 하였고, 이를 DSP에 코딩하여 시뮬레이션 하였다. 시뮬레이션 결과 실시간 립리딩 시스템이 하드웨어로 구현 가능함을 알 수 있었다.

• 전자공학회논문지 IE
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• 제48권2호
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• pp.6-11
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• 2011

본 논문은 나노 구조에서 ASIC 표준 라이브러리 셀의 특성에 대하여 전파지연시간 측정의 새로운 설계 방법을 제시하였다. 라이브러리 셀((NOR, AND, XOR 등)에 대한 정확한 시간 정보를 제공함으로서 ASIC 설계 흐름 공정의 시간적 분석을 증진시킬 수 있다. 이러한 분석은 기술 공정에서 반도체 파운드리 팀에게 유용하게 사용할 수 있다. CMOS 소자의 전파지연시간과 SPICE 시뮬레이션 은 트랜지스터 파라미터의 정확도를 예측할 수 있다. 위상오차 축적방법 물리적 실험은 반도체 제조공정($0.11{\mu}m$, GL130SB)으로 실현하였다. 표준 셀 라이브러리에서 전파지연시간은 $10^{-12}$초 단위까지 정확성을 측정할 수 있었다. VLSI STPE를 위한 솔루션은 배치, 시뮬레이션, 그리고 검증에 사용할 수 있다.

• 한국정보처리학회논문지
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• 제6권7호
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• pp.1929-1940
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• 1999

본 논문은 TV 브라운관과 컴퓨터 모니터에 사용되는 마그네트(Magnet)에 일정한 자력을 갖도록 자화 시키는 착자기를 제어하며, 검사공정을 자동화하는 제어 시스템용의 집적회로를 설계하여 개발한 것에 관한 것으로써, 착자기의 콘트롤 모듈과 프로토콜 모듈의 주변기기 제어회로 부분을 0.8um CMOS SOG 기술로 설계하여 ETRI에서 공정하여 칩(Chip)을 완성시켜 동작을 확인하였다. 본 논문에서는 개별 셀(Single cell)의 지연 예측에 사용되었던 기존의 프로파게이션/램프 지연 모델(Propagation/ramp delay model)을 분석, 문제점을 보완 수정한 LODECAP(LOgic DEsign CAPture)의 인버터 선형 지연 모델을 응용하여 타이밍 콘트롤 블록 내의 지연 체인(Delay chain)을 설계 할 수 있는 새로운 "지연 예측 수식"을 제안하였다. 본 논문은 추출된 수식에 의거하여 타이밍 콘트롤 블록의 설계, 시스템에 적용하였으며, 나머지 블록들을 설계한 기법에 대하여도 상술하였다.여도 상술하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.465-469
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기 (pipelined adaptive decision- feedback equalizer; PADFE)를 0.25-$\mu\textrm{m}$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS (delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary (RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate (BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 1.96$\times$1.35-mm$^{2}$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 약 890-mW이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 학술대회지
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• pp.468-472
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• 2004

In this paper a VLSI design for the automatic magnetizing system has been presented. This is the design of a peripheral controller, which magnetizes CRTs and computers monitors and controls the automatic inspection system. We implemented a programmable peripheral interface(PPI) circuit of the control and protocol module for the magnetizer controller by using a O.8um CMOS SOG(Sea of Gate) technology of ETRI. Most of the PPI functions has been confirmed. In the conventional method, the propagation/ramp delay model was used to predict the delay of cells, but used to model on only a single cell. Later, a modified "apos;Linear delay predict model"apos; was suggested in the LODECAP(LOgic Design Capture) by adding some factors to the prior model. But this has not a full model on the delay chain. In this paper a new "apos;delay predict equationapos;" for the design of the timing control block in PPI system has been suggested. We have described the detail method on a design of delay chain block according to the extracted equation and applied this method to the timing control block design.

• 한국통신학회논문지
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• 제31권12C호
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• pp.1201-1207
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• 2006

In this paper, we say the adaptive shading correction system supporting multi-resolution for mobile camera. The shading effect is caused by non-uniform illumination, non-uniform camera sensitivity, or even dirt and dust on glass (lens) surfaces. In general this shading effect is undesirable [1-3]. Eliminating it is frequently necessary for subsequent processing and especially when quantitative microscopy is the fine goal. The proposed system is available on thirty nine kinds of image resolutions scanned by interlaced and progressive type. Moreover, the system is using forty kinds of continuous quadratic equations instead of using the piece-wise linear curve which is composed of multiple line segments. Finally, the system could correct the shading effect without discontinuity in any image resolution. The proposed system is implemented in VLSI with cell library based on Hynix $0.25{\mu}m$ CMOS technology.