• 대한전자공학회논문지SD
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• 제45권9호
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• pp.1-7
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• 2008

본 논문은 0.35$\mu$m CMOS 공정으로 설계된 무선 모바일 시스템의 전력구동을 위한 3.3V 입력 1.8V 출력의 스텝다운 전압모드 DC-DC 변환기를 제안한다. 제안된 커패시터 멀티플라이어 기법은 오차보정중폭기의 보상회로 블록의 크기를 30%까지 줄여서 칩 안에 집적화 하였다. 이를 통하여 회로의 안정성을 향상시키기 위해서 칩 외부에 위치되었던 수동소자들이 없어지게 되었다. 또한 저 전력 버퍼를 이용해서 기존의 DC-DC 변환기보다 효율을 평균 3%정도 향상 시켰다. 제안한 변환기는 측정 결과, 부하전류 200mA에서 1.17%의 미만의 출력전압 리플을 가지며 최대 83.9%의 전력효율을 가진다.

• Journal of the Optical Society of Korea
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• 제13권4호
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• pp.434-438
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• 2009

In this paper, a 12.5-Gb/s optical transmitter is implemented using 0.13-${\mu}m$ CMOS technology. The optical transmitter that we constructed compensates temperature effects of VCSEL (Vertical cavity surface emitting laser) using auto-power control (APC) and auto-modulation control (AMC). An external monitoring photodiode (MPD) detects optical power and modulation. The proposed APC and AMC demonstrate 5$\sim$20-mA of bias-current control and 5$\sim$20-mA of modulation-current control, respectively. To enhance the bandwidth of the optical transmitter, an active feedback amplifier with negative capacitance compensation is exploited. The whole chip consumes only 140.4-mW of DC power at a single 1.8-V supply under the maximum modulation and bias currents, and occupies the area of 1280-${\mu}m$ by 330-${\mu}m$ excluding bonding pads.

• ETRI Journal
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• 제31권5호
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• pp.576-584
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• 2009

A novel tunable transconductor is presented. Input transistors operate in the triode region to achieve programmable voltage-to-current conversion. These transistors are kept in the triode region by a novel negative feedback loop which features simplicity, low voltage requirements, and high output resistance. A linearity analysis is carried out which demonstrates how the proposed transconductance tuning scheme leads to high linearity in a wide transconductance range. Measurement results for a 0.5 ${\mu}m$ CMOS implementation of the transconductor show a transconductance tuning range of more than a decade (15 ${\mu}A/V$ to 165 ${\mu}A/V$) and a total harmonic distortion of -67 dB at 1 MHz for an input of 1 Vpp and a supply voltage of 1.8 V.

• 한국통신학회논문지
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• 제40권12호
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• pp.2503-2510
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• 2015

본 논문에서는 전력 정보를 측정하기 위한 단상 에너지 측정용 IC의 구현 방법을 제안한다. 제안된 전력 측정용 IC는 2개의 PGA(Programmable Gain Amplifier), 2개의 ${\sum}{\Delta}$ modulator, reference 회로, LDO(Low-dropout) regulator, 온도 센서, 필터부, 계산 엔진, 보정 제어부, 레지스터, 외부 인터페이스로 구성된다. $0.18-{\mu}m$ CMOS 공정으로 제작되었고, 32-pin QFN package로 제작되었다. 구현된 IC는 3.3V 전원을 공급받아 동작하며, 동작 클럭 주파수는 4,096 kHz이고, IC 동작시 소비 전력은 10 mW이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.305-308
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• 2002

An 1.8V 6bit IGSPS ADC for high speed data acquisition is discussed in this paper. This ADC is based on a flash ADC architecture because the flash ADC is the only practical architecture at conversion rates of IGSPS and beyond. A straightforward 6bit full flash A/D converter consists of two resistive ladders with 63 laps, 63 comparators and digital blocks. One important source of errors in flash A/D converter is caused by the capacitive feedthrough of the high frequency input signal to the resistive reference-lauder. Consequently. the voltage at each tap of the ladder network can change its nominal DC value. This means large transistors have a large parasitic capacitance. Therefore, a dual resistive ladder with capacitor is employed to fix the DC value. Each resistive ladder generates 32 clean reference voltages which alternates with each other. And a two-stage amplifier is also used to reduce the effect of the capacitive feedthrough by minimizing the size of MOS connected to reference voltage. The proposed ADC is based on 0.18${\mu}{\textrm}{m}$ 1-poly 6-metal n-well CMOS technology, and it consumes 307㎽ at 1.8V power supply.

• 센서학회지
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• 제6권2호
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• pp.145-154
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• 1997

회로 시뮬레이션과 국부적 탐색을 갖는 시뮬레이티드 아닐링을 사용한 새로운 탐색 전략에 기초하여 고성능 연산 증폭기의 설계 자동화를 위한 기법을 제안하였다. 임의의 연산 증폭기 구조와 성능 규격에 대해서, 이산 설계 변수들을 갖는 비용 함수의 이산 최적화를 통해 연산 증폭기의 설계가 이루어진다. 설계 시간의 단축을 위해서 전용 회로 시뮬레이터와 몇 가지 휴리스틱을 사용하였다. 스마트 센서와 10 비트 25 MS/s 파이프라인 A/D 변환기에 사용 가능한 저전력 고속 전차동 CMOS 연산 증폭기의 설계를 통해서, 제안된 기법을 사용하여 개발된 설계 도구는 적은 설계 지식과 설계 노력을 가지고 고성능 연산 증폭기를 설계하는데 사용될 수 있음을 보였다.

• 디지털산업정보학회논문지
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• 제20권2호
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• pp.63-74
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• 2024

This Paper presents a resistive wideband fully differential low-noise amplifier (LNA) designed using a noise-cancellation technique for TV tuner applications. The front-end of the LNA employs a cascode common-gate (CG) configuration, and cross-coupled local feedback is employed between the CG and common-source (CS) stages. The moderate gain at the source of the cascode transistor in the CS stage is utilized to boost the transconductance of the cascode CG stage. This produces higher gain and lower noise figure (NF) than a conventional LNA with inductor. The NF can be further optimized by adjusting the local open-loop gain, thereby distributing the power consumption among the transistors and resistors. Finally, an optimized DC gain is obtained by designing the output resistive network. The proposed LNA, designed in SK Hynix 180 nm CMOS, exhibits improved linearity with a voltage gain of 10.7 dB, and minimum NF of 1.6-1.9 dB over a signal bandwidth of 40 MHz to 1 GHz.

• 한국전자파학회논문지
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• 제19권3호
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• pp.358-365
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• 2008

본 논문에서는 CMOS 0.18 um 공정을 이용하여 UWB(Ultra Wide Band) 시스템의 낮은 대역 $3.1{\sim}4.8GHz$에서 사용할 수 있는 단일 입력-차동 출력 이득 제어 저잡음 증폭기를 설계하였다. 측정 결과는 높은 이득 모드에서 차동 출력 전력 이득은 각각 $14.1{\sim}15.8dB,\;13.3{\sim}15dB$로, 입력 반사 계수는 -10dB 이하로, lIIP3는 -19.3dBm, 잡음 지수는 $4.85{\sim}5.09dB$로 측정되었으며, 이때 전원 전압 1.8V에서 사용 전력은 19.8 mW를 사용하였다. 낮은 이득 모드에서 차동 출력 전력 이득은 각각 $-6.1{\sim}-4.2dB,\;-7.6{\sim}-5.6dB$로, 입력 반사 계수는 -10dB 이하로, IIP3는 -1.45 dBm, 잡음 지수는 $8.8{\sim}10.3dB$로 측정되었으며, 이때 전원 전압 1.8V에서 사용 전력은 5.4mW를 사용하였다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1025-1030
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• 2018

제안하는 4차 델타-시그마 변조기는 1개의 연산증폭기를 시분할 기법을 이용하여 4차 델타시그마 변조기를 구현한 구조를 이용하여 설계하였다. KT/C 잡음의 영향을 줄이기 위하여 첫 번째와 두 번째로 재사용하는 적분기의 적분 커패시터 사이즈를 크게 설계하였으며, 세 번째와 네 번째로 재사용하는 적분기의 적분 커패시터 사이즈는 작게 설계하였다. 다른 커패시터 용량을 한 개의 연산증폭기가 로드하기 때문에 안정도 문제를 해결하기 위하여 연산증폭기 단을 가변 하는 방법을 이용하였다. 전력을 절감하기 위하여, 1단으로 연산증폭기가 동작할 때 사용되고 있지 않는 2단을 구성하고 있는 CS증폭기와, 그 출력단에 붙어있는 연속모드 공통모드피드백회로 의 전류원을 차단하는 방법을 이용함으로써, 아이디어 적용전과 비교하였을 때, 15%의 전력 절감 효과를 얻었다. 제안한 변조기는 TSMC 0.18um CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 305.55uW의 전력을 소모하였다. 256kHz의 샘플링 주파수, OSR 128, 1.024MHz의 클럭주파수, 250Hz 의 입력 싸인 파형을 공급하였을 때, 최대 SNDR은 66.3dB, 유효비트수는 10.6bits, DR은 83dB로 측정되었다. Fom(Walden)은 98.4pJ/step, Fom(Schreier)는 142.8dB 로 측정되었다.

• 대한임베디드공학회논문지
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• 제11권2호
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• pp.97-105
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• 2016

Microcontrollers (MCUs) for endpoint smart sensor devices of internet-of-thing (IoT) are being implemented as system-on-chip (SoC) with on-chip instruction flash memory, in which user firmware is embedded. MCUs directly fetch binary code-based instructions through bit-line sense amplifier (S/A) integrated with on-chip flash memory. The S/A compares bit cell current with reference current to identify which data are programmed. The S/A in reading '0' (erased) cell data consumes a large sink current, which is greater than off-current for '1' (programmed) cell data. The main motivation of our approach is to reduce the number of accesses of erased cells by binary code level transformation. This paper proposes a built-in write/read path architecture using binary code inversion method based on hot-spot region detection of instruction code access to reduce sensing current in S/A. From the profiling result of instruction access patterns, hot-spot region of an original compiled binary code is conditionally inverted with the proposed bit-inversion techniques. The de-inversion hardware only consumes small logic current instead of analog sink current in S/A and it is integrated with the conventional S/A to restore original binary instructions. The proposed techniques are applied to the fully-custom designed MCU with ARM Cortex-M0$^{TM}$ using 0.18um Magnachip Flash-embedded CMOS process and the benefits in terms of power consumption reduction are evaluated for Dhrystone$^{TM}$ benchmark. The profiling environment of instruction code executions is implemented by extending commercial ARM KEIL$^{TM}$ MDK (MCU Development Kit) with our custom-designed access analyzer.