Design of 4th Order ΣΔ modulator employing a low power reconfigurable operational amplifier

전력절감용 재구성 연산증폭기를 사용한 4차 델타-시그마 변조기 설계

Abstract

The proposed modulator is designed by utilizing a conventional structure employing time division technique to realize the 4th order delta-sigma modulator using one op-amp. In order to reduce the influence of KT/C noise, the capacitance in the first and second integrators reused was chosen to be 20pF and capacitance of third and fourth integrators was designed to be 1pF. The stage variable technique in the low power reconfigurable op-amp was used to solve the stability issue due to different capacitance loads for the reduction of KT/C noise. This technique enabled the proposed modulator to reduce the power consumption of 15% with respect to the conventional one. The proposed modulator was fabricated with 0.18um CMOS N-well 1 poly 6 metal process and consumes 305uW at supply voltage of 1.8V. The measurement results demonstrated that SNDR, ENOB, DR, FoM(Walden), and FoM(Schreier) were 66.3 dB, 10.6 bits, 83 dB, 98 pJ/step, and 142.8 dB at the sampling frequency of 256kHz, oversampling ratio of 128, clock frequency of 1.024 MHz, and input frequency of 250 Hz, respectively.

제안하는 4차 델타-시그마 변조기는 1개의 연산증폭기를 시분할 기법을 이용하여 4차 델타시그마 변조기를 구현한 구조를 이용하여 설계하였다. KT/C 잡음의 영향을 줄이기 위하여 첫 번째와 두 번째로 재사용하는 적분기의 적분 커패시터 사이즈를 크게 설계하였으며, 세 번째와 네 번째로 재사용하는 적분기의 적분 커패시터 사이즈는 작게 설계하였다. 다른 커패시터 용량을 한 개의 연산증폭기가 로드하기 때문에 안정도 문제를 해결하기 위하여 연산증폭기 단을 가변 하는 방법을 이용하였다. 전력을 절감하기 위하여, 1단으로 연산증폭기가 동작할 때 사용되고 있지 않는 2단을 구성하고 있는 CS증폭기와, 그 출력단에 붙어있는 연속모드 공통모드피드백회로 의 전류원을 차단하는 방법을 이용함으로써, 아이디어 적용전과 비교하였을 때, 15%의 전력 절감 효과를 얻었다. 제안한 변조기는 TSMC 0.18um CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 305.55uW의 전력을 소모하였다. 256kHz의 샘플링 주파수, OSR 128, 1.024MHz의 클럭주파수, 250Hz 의 입력 싸인 파형을 공급하였을 때, 최대 SNDR은 66.3dB, 유효비트수는 10.6bits, DR은 83dB로 측정되었다. Fom(Walden)은 98.4pJ/step, Fom(Schreier)는 142.8dB 로 측정되었다.

Fig. 1. Block diagram of 4th order delta-sigma modulator using a reconfigurable amplifier[1]. 그림 1. 한 개의 재사용 구조를 연산증폭기를 사용한 4차 델타-시그마 변조기 블록다이어그램[1]

Fig. 2. Proposed circuit schematic of operational amplifier. 그림 2. 제안하는 단이 가변되는 연산 증폭기의 회로도

Fig. 3. Simulation result of current source operation time when voltage is applied. 그림 3. 전압 인가시 전류원 동작시간 확인 모의실험 결과

Fig. 4. (a) SEL12clock (b) SEL12Bclock (c) ONOFFclock. 그림 4. (a) SEL12파형 (b) SEL12B파형 (c) ONOFF파형

Fig. 6. FFT of 4th order ΣΔ modulator post-simulation Result. 그림 6. 설계된 4차 델타시그마 변조기에 대한 후 모의실험 FFT 결과

Fig. 7. Performance verification PCB for delta-sigma modulator. 그림 7. 제작한 변조기의 측정용 PCB

Fig. 8. Output Waveform of delta-sigma modulator. 그림 8. 설계된 델타-시그마 변조기의 출력파형

Fig. 9. Micro chip photograph. 그림 9. 제작된 변조기의 칩 사진

Fig. 10. FFT of Output waveform measurement. 그림 10. 측정된 변조기 출력 FFT 결과

Fig. 11. Measurement of dynamic range. 그림 11. 다이내믹레인지 측정결과

Fig. 5. Layout of proposed 4th order ΣΔ modulator. 그림 5. 설계한 4차 델타시그마 변조기 레이아웃

Table 1. Integration and feedback capacitor coefficient(of delta-sigma modulator. 표 1. 델타-시그마 변조기의 적분 및 피드백 계수

Table 2. Capacitor Capacity Used in the ΣΔ modulator. 표 2. 델타-시그마 변조기에 사용된 커패시터 용량