• Journal of Electrical Engineering and information Science
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• 제2권5호
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• pp.51-59
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• 1997

This paper presets a methodology of improving a conventional model in power systems using Genetic Algorithms(GAs) and suggests a GAs-based model which can directly solve the real-valued optimum in an optimization procedure. In applying GAs to the power flow, a new fitness mapping method is proposed using the proposed using the probability distribution function for all the payoffs in the population pool. In this approach, both the notions on a way of the genetic representation, and a realization of the genetic operators are fully discussed to evaluate he GAs' effectiveness. The proposed method is applied to IEEE 5-bus, 14-bus and 25-bus systems and, the results of computational experiments suggest a direct applicability of GAs to more complicated power system problems even if they contain nonlinear algebraic equations.

• 한국통신학회논문지
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• 제21권1호
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• pp.224-240
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• 1996

It is common sense for at least one or more levels of cache memory to be used in these day's computer systems. In this paper, the impact of the internal cache memory organization on the performance of the computer is investigated by using a simulator program, which is wirtten by authors and run on SUN SPARC workstation, with several real execution, with several real execution trace files. 280 cache organizations have been simulated using n-way set associative mapping and LRU(Least Recently Used) replacement algorithm with write allocation policy. As a result, 16-way setassociative cache is the best configuration, and when we select 256KB cache memory and 64 byte line size, the bus traffic ratio was decreased compared to that of the noncache system so that a single bus could support almost 7 processors without any delay and degradationof high ratio(hit ratio was 99.21%). The smaller the line size we choose, the little lower hit ratio we can get, but the more processors can be supported by a single bus(maximum 18 processors). Therefore, using a proper cache memory organization can make a single bus structure be able to support multiple processors without any performance degradation.

• 디자인학연구
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• 제19권4호
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• pp.61-70
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• 2006

현대사회는 디지털 정보통신 기술을 통해 물리적 장소와 시간을 넘는 동시적이고 가상적인 소통환경을 이루어 사회 각 분야의 기능과 역할이 통합 다중적인 구조로 변하고 있다. 도시의 교통체계 또한 디지털 정보통신 기술을 활용하여 도시교통문제를 해결하고 인간과의 상호소통을 통한 편의서비스를 제공하기 위해 지능화되어 가고 있다. 도시의 대표적인 대중교통 수단인 버스는 지하철 및 전철 등의 타 대중교통 수단과 급증하는 자가용 승용차 위주의 교통 환경 발달로 인해 버스업체의 경영부진과 버스교통 서비스의 질적 수준 저하, 버스교통 이용률 저하의 악순환을 되풀이 하고 있다. 이러한 문제점을 인식한 국 내외의 많은 도시들은 지능화된 교통체계를 통해 버스의 이용활성화를 높이고 서비스 질적 향상을 도모하기 위하여 버스정보시스템(BIS)의 도입을 본격적으로 추진하고 있다. 이러한 버스정보시스템(BIS)이라는 새로운 정보체계가 시내버스 정류장에 구축됨에 따라 기존 버스정류장 정보체계의 변화와 문제점이 야기되고 있으며, 이의 해결을 위한 새로운 버스정류장 구성 체계와 디자인 방안이 요구되고 있다. 이에 본 연구에서는 부산시를 대상으로 버스정류장에서의 정보체계 문제점과 BIS 구성 체계 문제점을 살피고 이를 개선한 효과적인 BIS 구성 체계 방향을 제시하기 위하여 다음과 같은 연구과정으로 진행하였다. 먼저, 버스정류장과 버스정보시스템(BIS)에 관한 이론적 문헌 고찰을 하고 국 내외 BIS사례를 통해 BIS의 디자인 동향을 고찰한다. 다음으로, 부산시의 버스정류장을 대상으로 정보체계 관련 문제점을 살피고, 버스정보시스템(BIS) 현황 및 관련 문제점 조사를 위해 설문조사를 시행한다. 마지막으로, 이상의 문제점조사를 통해 얻은 기초자료들을 바탕으로 향후 부산시에 확대 구축될 버스정보시스템(BIS)을 적용한 버스정류장의 효과적인 BIS 구성 체계 방안 및 디자인 접근방향을 제시하고자 한다.

• ETRI Journal
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• 제37권1호
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• pp.175-185
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• 2015

This paper presents a system-of-systems (SoS) approach to the formal modeling of a cyber-physical system (CPS) for simulation-based analysis. The approach is based on a convergence technology for modeling and simulation of a highly complex system in which SoS modeling methodology, hybrid systems modeling theory, and simulation interoperation technology are merged. The methodology maps each constituent system of a CPS to a disparate model of either continuous or discrete types. The theory employs two formalisms for modeling of the two model types with formal specification of interfaces between them. Finally, the technology adapts a simulation bus called DEVS BUS whose protocol synchronizes time and exchange messages between subsystems simulation. Benefits of the approach include reusability of simulation models and environments, and simulation-based analysis of subsystems of a CPS in an inter-relational manner.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.2198-2202
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• 2003

The data transmission of MVB(Multifunction Vehicle Bus) of TCN(Train Network Communication) is divided into the periodic transmission phase and the sporadic transmission phase. TCN standard defines the event-polling method for the message transfer in the sporadic phase. However, since the event-polling method does not use pre-scheduling to the priority of the messages to be transmitted, it is inefficient for the real-time systems. To schedule message transmission, a master node should know the priority of message to be transmitted by a slave node prior to the scheduling the sporadic phase, but the existing TCN standard does not support any protocol for this. This paper proposes the slave frame bit-stuffing algorithm, with which a master node gets the necessary information for transmission scheduling and includes the simulation results of the event-polling method and the proposed algorithm.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.745-753
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• 2016

This paper presents a fully synthesizable low power interconnect bus for millimeter-scale wireless sensor nodes. A segmented ring bus topology minimizes the required chip real estate with low input/output pad count for ultra-small form factors. By avoiding the conventional open drain-based solution, the bus can be fully synthesizable. Low power is achieved by obviating a need for local oscillators in member nodes. Also, aggressive power gating allows low-power standby mode with only 53 gates powered on. An integrated wakeup scheme is compatible with a power management unit that has nW standby mode. A 3-module system including the bus is fabricated in a 180 nm process. The entire system consumes 8 nW in standby mode, and the bus achieves 17.5 pJ/bit/chip.

• 한국정보과학회논문지:시스템및이론
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• 제32권4호
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• pp.148-159
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• 2005

CPU의 수행과 병행하여 I/O가 수행되도록 DMA 방식을 채택한 실시간 시스템의 스케줄 가능성을 보장하기 위해서는 CPU 태스크 뿐만 아니라 I/O 요구의 스케줄 가능성도 반드시 검증되어야 한다. 본 논문에서는 CPU에게 최상위 우선순위가 할당된 고정우선순위 버스 프로토콜을 기반으로 CPU와 다수의 DMA 컨트롤러가 시스템 버스를 공유하는 환경에서 DMA I/O 요구의 최악 응답시간을 분석하는 기법을 제안한다. 제안하는 분석 기법의 첫 번째 단계에서는 CPU 상에서 수행 중인 각 CPU 태스크별로 최악 버스 요구 패턴을 구한다. 두 번째 단계에서는 이들 CPU 태스크의 최악 버스 요구 패턴을 모두 통 차해 CPU 전체의 최악 버스 요구 패턴을 구한다. 최종 세 번째 단계에서는 CPU의 최악 버스 요구 패턴으로부터 DMA 컨트롤러의 버스 가용량을 구하고 DMA I/O 요구의 최악 응답시간을 산출한다. 모의 실험을 통해 제안하는 분석 기법이 일반적인 DMA 전송량에 대해 $20\%$ 오차 범위 이내에서 안전한 응답시간을 산출하며, DMA 전송량이 증가할수록 오차가 점차 감소함을 보였다

• 한국ITS학회 논문지
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• 제18권2호
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• pp.1-11
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• 2019

대량수송이 가능한 대중교통 수단의 경우 사고 발생 시 대형인명피해가 우려되며, 이로 인해 다량의 사회적 경제적 손실이 발생할 가능성이 크다. 특히, 최근 들어 버스 운전자의 피로 및 부주의 등으로 인한 중 대형 버스사고가 잇따라 발생하며 버스사고 및 운전자의 근무환경에 대한 사회적 관심이 나날이 증가하고 있다. 이에 본 연구에서는 버스운전자의 근로 환경(업종별 근로 형태별)에 따른 근로여건 및 사고 특성을 비교 분석하고자 한다. 이를 위하여 국내 271개 버스회사에 대한 2017년 1월~12월까지의 운행기록계 자료 및 업체 정보(업종구분, 근로형태)를 수집하였으며, 이를 통계적 방법론을 활용하여 분석하였다. 그 결과 버스운전자의 근로조건에 따른 사고빈도 및 운행환경의 차이가 통계적으로 유의미한 것으로 나타났다. 특히, 격일제 근무 형태를 따르는 시내버스(특광역시 제외)에서 교통사고가 비교적 빈번히 발생함을 확인할 수 있었다. 본 연구의 결과가 향후 노선버스 사고 감소를 위한 근무여건 개선의 기초자료로 활용될 수 있기를 기대한다.

• 제어로봇시스템학회논문지
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• 제20권6호
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• pp.689-694
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• 2014

An SPLC (Safety Programmable Logic Controller) must be designed to meet the highest safety standards, IEEE 1E, and should guarantee a level of fault-tolerance and high-reliability that ensures complete error-free operation. In order to satisfy these criteria, I/O modules, communication modules, processor modules and bus modules of the SPLC have been configured in triple or dual modular redundancy. The redundant modules receive the same data to determine the final data by the voting logic. Currently, the processor of each rx module performs the voting by deciding on the final data. It is the intent of this paper to prove the improvement on the current system, and develop a voting system for multiple data on a system bus level. The new system bus protocol is implemented based on a TCN-MVB that is a deterministic network consisting of a master-slave structure. The test result shows that the suggested system is better than the present system in view of its high utilization and improved performance of data exchange and voting.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2005년도 종합학술발표회 논문집 Vol.15 No.1
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• pp.149-152
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• 2005

The DC power-bus' resonance is frequently attributed to EMI sources in the PCBs. Subsequently, it will ruin the digital signal integrity within one system or between adjacent systems in the form of conducted or radiated emission. Hence, since it is of importance to examine the PCB's emission, this paper sheds a light on the radiated emission from the power-bus with regards to its resonance modes. A full-wave analysis method is used to calculate the impedance and radiated electric fields and is validated by physics and an EM analysis tool.