• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.11a
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• pp.53-53
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• 2009

Charge trap flash memory devices with modified tunneling barriers were fabricated using the tunneling barrier engineering technique. Variable oxide thickness (VARIOT) barrier and CRESTED barrier consisting of thin $SiO_2$ and $Si_3N_4$ dielectric layers were used as engineered tunneling barriers. The VARIOT type tunneling barrier composed of oxide-nitride-oxide (ONO) layers revealed reliable electrical characteristics; long retention time and superior endurance. On the other hand, the CRESTED tunneling barrier composed of nitride-oxide-nitride (NON) layers showed degraded retention and endurance characteristics. It is found that the degradation of NON barrier is associated with the increase of interface state density at tunneling barrier/silicon channel by programming and erasing (P/E) stress.

• JSTS:Journal of Semiconductor Technology and Science
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• v.8 no.1
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• pp.32-39
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• 2008

Tunnel oxide of non-volatile memory (NVM) devices would be very difficult to downscale if ten-year data retention were still needed. This requirement limits further improvement of device performance in terms of programming speed and operating voltages. Consequently, for low-power applications with Fowler-Nordheim programming such as NAND, program and erase voltages are essentially sustained at unacceptably high levels. A promising solution for tunnel oxide scaling is tunnel barrier engineering (TBE), which uses multiple dielectric stacks to enhance field-sensitivity. This allows for shorter writing/erasing times and/or lower operating voltages than single $SiO_2$ tunnel oxide without altering the ten-year data retention constraint. In this paper, two approaches for tunnel barrier engineering are compared: the crested barrier and variable oxide thickness. Key results of TBE and its applications for NVM are also addressed.

• Journal of Information Display
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• v.13 no.2
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• pp.61-66
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• 2012

The double-layered Ti/Si barrier metal is demonstrated for the source/drain Cu interconnections in oxide semiconductor thin-film transistors (TFTs). The transmission electromicroscopy and ion mass spectroscopy analyses revealed that the double-layered barrier structure suppresses the interfacial reaction and the interdiffusion at the interface after thermal annealing at $350^{\circ}C$. The underlying Si layer was found to be very useful for the etch stopper during wet etching for the Cu/Ti layers. The oxide TFTs with a double-layered Ti/Si barrier metal possess excellent TFT characteristics. It is concluded that the present barrier structure facilitates the back-channel-etch-type TFT process in the mass production line, where the four- or five-mask process is used.

• Bulletin of the Korean Chemical Society
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• v.33 no.8
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• pp.2675-2678
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• 2012

Studies on niobium anodization in the mixture of 1 M $H_3PO_4$ and 1 wt % HF at galvanostatic anodization are described here in detail. Interestingly, duplex niobium oxide consisting of thick barrier oxide and correspondingly thick porous oxide was prepared at a constant current density of higher than 0.3 $mAcm^{-2}$, whereas simple porous type oxide was formed at a current density of lower than 0.3 $mAcm^{-2}$. In addition, simple barrier or porous type oxide was obtained by galvanostatic anodization at a single electrolyte of either 1 M $H_3PO_4$ or 1 wt % HF, respectively. The formation mechanism of duplex type structures was ascribed to different forming voltages required for moving anions.

• Journal of the Korean Ceramic Society
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• v.43 no.8 s.291
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• pp.479-485
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• 2006

The residual stress changes on thermo-mechanical loading in the interface region of the Thermal Barrier Coating (TBC)/Thermally Grown Oxide (TGO)/Bond Coat (BC) were calculated on the TBC-coated superalloys using a Finite Element Method (FEM). It was found that the residual stress of the interface boundary was dependent upon mainly the oxide formation and the swelling rate of the oxide by creep relaxation. During an oxide swelling, the relaxation of residual stress which is due to creep deformation increased the TBC's life. In the case of the fine grain size of TGO scale, the TBC stresses piled up by oxide swelling could be relaxed by diffusional creep effect of TGO.

• Proceedings of the Korean Magnestics Society Conference
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• 2005.06a
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• pp.100-101
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• 2005

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.189-190
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• 2011

Cu가 기존 배선물질인 Al을 대체함에 따라 resistance-capacitance (RC) delay나 electromigration (EM) 등의 문제들이 어느 정도 해결되었다. 그러나 지속적인 배선 폭의 감소로 배선의 저항 증가, EM 현상 강화 그리고 stability 악화 등의 문제가 지속적으로 야기되고 있다. 이를 해결하기 위한 방법으로 Cu alloy seed layer를 이용한 barrier 자가형성 공정에 대한 연구를 진행하였다. 이 공정은 Cu 합금을 seed layer로 사용하여 도금을 한 후 열처리를 통해 SiO2와의 계면에서 barrier를 자가 형성시키는 공정이다. 이 공정은 매우 균일하고 얇은 barrier를 형성할 수 있고 별도의 barrier와 glue layer를 형성하지 않아 seed layer를 위한 공간을 추가로 확보할 수 있는 장점을 가지고 있다. 또한, via bottom에 barrier가 형성되지 않아 배선 전체 저항을 급격히 낮출 수 있다. 합금 물질로는 초기 Al이나 Mg에 대한 연구가 진행되었으나, 낮은 oxide formation energy로 인해 SiO2에 과도한 손상을 주는 문제점이 제기되었다. 최근 Mn을 합금 물질로 사용한 안정적인 barrier 형성 공정이 보고 되고 있다. 하지만, barrier 형성을 하기 위해 300도 이상의 열처리 온도가 필요하고 열처리 시간 또한 긴 단점이 있다. 본 실험에서는 co-sputtering system을 사용하여 Cu-V 합금을 형성하였고, barrier를 자가 형성을 위해 300도에서 500도까지 열처리 온도를 변화시키며 1시간 동안 열처리를 실시하였다. Cu-V 공정 조건 확립을 위해 AFM, XRD, 4-point probe system을 이용하여 표면 거칠기, 결정성과 비저항을 평가하였다. Cu-V 박막 내 V의 함량은 V target의 plasma power density를 변화시켜 조절 하였으며 XPS를 통해 분석하였다. 열처리 후 시편의 단면을 TEM으로 분석하여 Cu-V 박막과 SiO2 사이에 interlayer가 형성된 것을 확인 하였으며 EDS를 이용한 element mapping을 통해 Cu-V 내 V의 거동과 interlayer의 성분을 확인하였다. PVD Cu-V 박막은 기판 온도에 큰 영향을 받았고, 200 도 이상에서는 Cu의 높은 표면에너지에 의한 agglomeration 현상으로 거친 표면을 가지는 박막이 형성되었다. 7.61 at.%의 V함량을 가지는 Cu-V 박막을 300도에서 1시간 열처리 한 결과 4.5 nm의 V based oxide interlayer가 형성된 것을 확인하였다. 열처리에 의해 Cu-V 박막 내 V은 SiO2와의 계면과 박막 표면으로 확산하며 oxide를 형성했으며 Cu-V 박막 내 V 함량은 줄어들었다. 300, 400, 500도에서 열처리 한 결과 동일 조성과 열처리 온도에서 Cu-Mn에 의해 형성된 interlayer의 두께 보다 두껍게 성장 했다. 이는 V의 oxide formation nergyrk Mn 보다 작으므로 SiO2와의 계면에서 산화막 형성이 쉽기 때문으로 판단된다. 또한, V+5 이온 반경이 Mn+2 이온 반경보다 작아 oxide 내부에서 확산이 용이하며 oxide 박막 내에 여기되는 전기장이 더 큰 산화수를 가지는 V의 경우 더 크기 때문으로 판단된다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.256-256
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• 2012

Cu가 기존 배선물질인 Al을 대체함에 따라 resistance-capacitance delay와 electromigration (EM) 등의 문제들이 어느 정도 해결되었다. 그러나 지속적인 배선 폭의 감소로 배선의 저항 증가, EM 현상 강화 그리고 stability 악화 등의 문제가 지속적으로 야기되고 있다. 이를 해결하기 위한 방법으로 Cu alloy seed layer를 이용한 barrier 자가형성 공정에 대한 연구를 진행하였다. 이 공정은 Cu 합금을 seed layer로 사용하여 도금을 한 후 열처리를 통해 $SiO_2$와의 계면에서 barrier를 자가 형성시키는 공정이다. 이 공정은 매우 균일하고 얇은 barrier를 형성할 수 있고 별도의 barrier와 glue layer를 형성하지 않아 seed layer를 위한 공간을 추가로 확보할 수 있는 장점을 가지고 있다. 또한, via bottom에 barrier가 형성되지 않아 배선 전체 저항을 급격히 낮출 수 있다. 합금 물질로는 초기 Al이나 Mg에 대한 연구가 진행되었으나, 낮은 oxide formation energy로 인해 SiO2에 과도한 손상을 주는 문제점이 제기되었다. 최근 Mn을 합금 물질로 사용한 안정적인 barrier 형성 공정이 보고 되고 있다. 하지만, barrier 형성을 하기 위해 300도 이상의 열처리 온도가 필요하고 열처리 시간 또한 긴 단점이 있다. 본 실험에서는 co-sputtering system을 사용하여 Cu-V 합금을 형성하였고, barrier를 자가 형성을 위해 300도에서 500도까지 열처리 온도를 변화시키며 1시간 동안 열처리를 실시하였다. Cu-V 공정 조건 확립을 위해 AFM, XRD, 4-point probe system을 이용하여 표면 거칠기, 결정성과 비저항을 평가하였다. Cu-V 박막 내 V의 함량은 V target의 plasma power density를 변화시켜 조절 하였으며 XPS를 통해 분석하였다. 열처리 후 시편의 단면을 TEM으로 분석하여 Cu-V 박막과 $SiO_2$ 사이에 interlayer가 형성된 것을 확인 하였으며 EDS를 이용한 element mapping을 통해 Cu-V 내 V의 거동과 interlayer의 성분을 확인하였다. PVD Cu-V 박막은 기판 온도에 큰 영향을 받았고, 200도 이상에서는 Cu의 높은 표면에너지에 의한 agglomeration 현상으로 거친 표면을 가지는 박막이 형성되었다. 7.61 at.%의 V함량을 가지는 Cu-V 박막을 300도에서 1시간 열처리 한 결과 4.5 nm의 V based oxide interlayer가 형성된 것을 확인하였다. 열처리에 의해 Cu-V 박막 내 V은 $SiO_2$와의 계면과 박막 표면으로 확산하며 oxide를 형성했으며 Cu-V 박막 내 V 함량은 줄어들었다. 300, 400, 500도에서 열처리 한 결과 동일 조성과 열처리 온도에서 Cu-Mn에 의해 형성된 interlayer의 두께 보다 두껍게 성장했다. 이는 V의 oxide formation energy가 Mn 보다 작으므로 SiO2와의 계면에서 산화막 형성이 쉽기 때문으로 판단된다. 또한, $V^{+5}$이온 반경이 $Mn^{+2}$이온 반경보다 작아 oxide 내부에서 확산이 용이하며 oxide 박막 내에 여기되는 전기장이 더 큰 산화수를 가지는 V의 경우 더 크기 때문으로 판단된다.

• The Korean Journal of Ceramics
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• v.4 no.1
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• pp.37-42
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• 1998

The barrier heights and carrier densities of ZnO varistors with various compositions were estimated using C-V, J-V and $\rho$-T relations. The barrier heights obtained from C-V and J-V plots were 0.73~5.98 eV and 0.25~2.70 eV, respectively. The carrier densities estimated from C-V plots were ~$10^{18}cm^{-3}$. Acceptable values of the barrier heights and the carrier densities were obtained from $\rho$-1/T curves and the capacitances at zero bias; 0.6~0.8 eV for the barrier heights and ~$10^{17}cm^{-3}$ for carrier densities. Addition of cobalt increased the barrier height and the carrier density, while chromium slightly lowered both of them.

• Journal of the Korean Magnetics Society
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• v.14 no.1
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• pp.13-17
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• 2004

We have investigated the effect of Hf insertion in the Al oxide tunnel barrier on the properties of magnetic tunnel junctions (MTJs). MTJs with Hf inserted barrier show the higher tunnel magnetoresistance (TMR) ratio and less temperature and bias voltage dependence of TMR than MTJs with a conventional Al$_2$O$_3$ barrier. The enhancement of TMR ratio and the reduction of the temperature and bias voltage dependence might be due to the reduction of defects in the barrier. Al-Hf oxide was formed by depositing Al and Hf simultaneously, and oxidizing the compound films. The TMR ratio of 36% was almost the same value as that with Hf inserted barrier. This implies that the inserted Hf layers mixed with Al layers during deposition or oxidation, and they might form Al Hf oxide barriers. This compound Al Hf oxide formation may be responsible to reduction of defect concentration which enhanced the TMR ratio and reduced temperature and bias-voltage dependence.