• 전자공학회논문지 IE
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• 제46권2호
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• pp.7-10
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• 2009

본 논문은 진화 하드웨어 시스템의 엔진으로 사용하기 위한 유전알고리즘의 하드웨어 구현 및 실험과 분석에 대한 연구이다. 진화 하드웨어는 응용에 따라 동작되어지는 환경에 적응하여 동적이면서 자동적으로 자기의 구조를 바꿀 수 있는 능력을 가진 하드웨어로써 재구성 가능한 하드웨어 부분과 유전알고리즘과 같은 진화 연산을 하는 부분으로 구성 되어 있다. 유전알고리즘은 실시간 응용 부분 등에 있어서 하드웨어로 구현하는 것이 속도 면에서 유리하다. 하드웨어로 처리하는 것이 병렬성, 파이프라인 처리, 그리고 함수 사용 부분 등에 있어 소프트웨어의 단점을 보완하여 이득이 있기 때문이다. 본 논문에서는 유전알고리즘을 하드웨어로 구현하여, 몇 가지 예제에 대하여 실험을 하고 실험 결과를 분석하여 그 구조가 유리함을 보였다.

• 전기전자학회논문지
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• 제6권1호
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• pp.80-86
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• 2002

본 논문에서는 2차원 분할을 이용한 병렬 처리가 가능한 리프팅 스킴(lifting scheme) DWT(Discrete Wavelet Transform)를 구현하는 하드웨어 구조를 제안한다. 기존의 DWT 하드웨어 구조는 웨이블릿(Wavelet) 변환이 갖는 특성 때문에 병렬 처리 구조를 구현하는 데 있어서 메모리와 하드웨어 자원이 많이 필요하였다. 제안된 구조는 기존의 구조와 달리 데이터 흐름을 분석하여, 분할 과정을 2차원으로 수행하는 방법을 제안하였다. 이러한 2차원 분할 방법을 파이프라인 구조를 사용하여 병렬 처리의 효율을 증가 시켜 50% 정도의 출력 지연의 감소된 결과를 얻을 수 있었다. 또한 데이터 흐름의 분석과 출력 지연의 감소는 내부 메모리의 사용을 감소 시했으며, 리프팅 스킴의 특성을 이용하여 외부 메모리의 사용을 감소시키는 결과를 얻을 수 있다.

• 한국통신학회논문지
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• 제38A권9호
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• pp.773-781
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• 2013

허프 변환은 데이터 손실 및 왜곡이 포함된 영상에서도 직선 정보 추출에 용이한 장점이 있어 컴퓨터 비전 분야의 응용분야에 널리 사용되어 왔다. 그러나 허프 변환의 보팅 과정은 비효율적인 연산구조와 많은 메모리 접근횟수로 인해 실시간 처리 임베디드 비전 시스템에 적용하는데 한계가 있다. 이에 본 논문에서는 허프 변환의 개선된 보팅 정책을 제시하고, 이를 적용하여 적은 하드웨어 자원 사용량으로 실시간 성능을 만족하는 허프 변환의 하드웨어 구조를 제안한다. 제안된 보팅 정책은 인접한 픽셀 간의 관계를 이용하여 보팅 연산 과정의 오버헤드를 줄였으며, 하드웨어 재사용성을 높임으로서 효율적인 연산구조를 가진다. 이러한 개선된 보팅 정책을 적용한 제안된 하드웨어 구조는 인접한 픽셀들의 보트 값을 병렬적으로 연산하고 저장하여 시간당 처리량을 높인다. 제안 구조의 장점은 순차적 연산 방식 대비 매우 적은 추가 하드웨어 자원만으로 이러한 성능 향상을 위한 병렬화를 달성한다는 것이다.

• 한국통신학회논문지
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• 제26권8A호
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• pp.1348-1357
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• 2001

본 논문에서는 DAB 시스템에서 사용하는 FEC(Forward Error Correction) 블록을 하드웨어 크기를 고려하여 효율적인 구조를 갖도록 설계하였다. DAB 시스템의 FEC 블록은 크게 스크램블러(에너지분산), 리드-솔로몬 코더, 길쌈 인터리버로 구성된다. RS 디코더 블록 중 키 방정식을 계산해 내는 블록과 길쌈 인터리버가 차지하는 하드웨어 비중은 굉장히 크다. 본 논문에서는 스크램블러 부분에서 데이터의 시작을 알려주는 신호의 효율적인 검출기법을 제안하고, 리드-솔로몬 디코더 블록의 수정 유클리드 알고리즘을 효율적인 하드웨어로 구현하기 위한 새로운 구조와 길쌈 인터리버에서 최적의 메모리 구조를 효과적인 구조를 제안한다. 제안한 구조에서는 단지 8개의 GF 곱셈기와 4개의 덧셈기만을 가지고 RS 디코더의 수정 유클리드 알고리즘을 구현하였으며, 2 RAM(128)과 4 RAM(256)을 가지고 컨벌루셔널 인터리버를 구현하였다. 제안한 구조로 설계했을 경우 디코더 블록이 Altera-FPGA 칩(FLEX10K)에 모두 들어갈 수 있었다.

• 한국멀티미디어학회논문지
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• 제15권1호
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• pp.81-86
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• 2012

본 논문은 하드웨어 곱셈 연산을 최적화 한 리프팅 기반의 9/7 웨이블릿 필터의 VLSI 구조를 제안한다. 제안하는 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기법과 달리 웨이블릿 계수에 패턴 탐색 기법의 Lef$\grave{e}$vre 알고리즘을 적용하였으며, MCM(Multiple constant multiplication)과 폴딩 방식을 9/7 DWT 필터에 적용하여 효율적으로 하드웨어 설계가 이루어 질수 있도록 제안하였다. 이러한 구조는 하드웨어 자원을 100% 활용하는 이점을 지니며, 이전의 성능에 비해 화질 열화 없이 단순한 하드웨어 구조, 속도, 면적, 전력소모 측면에서 효율적이다. 비교 실험을 위해 Verilog HDL을 통해 구현하였으며, $0.18{\mu}m$ CMOS 공정의 스탠다드 셀을 이용하여 합성하였다. 제안한 구조를 기존의 구조와 200MHz의 합성 타겟 클럭 주파수에서 비교하였을 때 면적, 전력소모 측면에서 60.1%, 44.1% 감소하였으며, 이를 통해 이전의 리프팅 기법에 비해 하드웨어 구현에 보다 최적화된 구조임을 보여준다.

• 한국통신학회논문지
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• 제28권12C호
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• pp.1182-1191
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• 2003

본 논문에서는 H.264의 정수 변환 모듈, 양자화 모듈, 역양자화 모듈, 정수 역변환 모듈에 대한 하드웨어 구조를 제안한다. 새로운 동영상 압축기술인 H.264의 전체 구성 중에서 핵심 부분인 동영상 데이터의 영역 변환 및 양자화 기능들을 하드웨어로 설계할 수 있도록 알고리즘을 기술하고, 저전력 설계를 위하여 하드웨어 사이즈를 최소화하도록 구조를 정하였다. 구현된 전체 모듈들은 PCI 인터페이스를 통한 Altera APEX-II FPGA 구성과 삼성 STD130 0.18um CMOS Cell Library를 이용하여 각각 합성하고 검증하였다. 이렇게 검증된 구조의 성능은 ASIC으로 구현하였을 경우 최대 동작 주파수가 100MHz이며, QCIF의 사이즈 기준으로 초당 최대 1295 프레임의 계산을 수행할 수 있으며, 이는 하드웨어 기반의 H.264 실시간 부호화기를 설계하기에 적합한 구조임을 보여준다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2013년도 추계학술발표대회
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• pp.1525-1527
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• 2013

본 논문에서는 저시력자의 개선된 독서 환경을 제공하는 시각보조기기를 위한 실시간 영상처리 SoC(System on Chip) 하드웨어 구조 설계에 대해서 기술한다. 기존의 시각보조기기는 화면 영상이 실제 움직임보다 늦게 출력되는 잔상 현상이 발생하며, 색 변환 기능도 제한적이다. 따라서 본 논문에서 제안하는 실시간 영상처리 SoC 하드웨어 구조는 데이터 연산을 최소화함으로써 잔상 현상이 감소되며, 저시력자를 위한 다양한 색상 모드를 지원한다. 제안하는 영상처리 SoC 하드웨어 구조는 Core-A 모듈, Memory Controller 모듈, AMBA AHB bus 모듈, ISP(Image Signal Processing) 모듈, TFT-LCD Controller 모듈, VGA Controller 모듈, CIS Controller 모듈, UART 모듈, Block Memory 모듈로 구성된다. 시각보조기기를 위한 실시간 영상처리 SoC 하드웨어 구조는 Virtex4 XC4VLX80 FPGA 디바이스를 이용하여 검증하였으며, TSMC 180nm 셀 라이브러리로 합성한 결과 동작주파수는 54MHz, 게이트 수 197k이다.

• 방송공학회논문지
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• 제18권5호
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• pp.669-679
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• 2013

본 논문에서는 실시간으로 스테레오 정합을 수행하기 위한 VLSI(Very Large Scale Integrated Circuit)구조를 제안한다. 스테레오 정합의 연산을 분석하여 중간 연산 결과를 재사용하여 연산량과 메모리 접근수를 최소화한다. 이러한 동작을 수행할 수 있는 스테레오 정합 연산 셀의 구조를 제안하고, 이를 병렬적으로 확장하여 탐색 범위 내의 모든 비용함수를 동시에 연산할 수 있는 하드웨어의 구조를 제안한다. 이러한 하드웨어 구조를 확장하여 2차원 영역에 대한 비용함수를 연산할 수 있는 하드웨어의 구조와 동작을 제안한다. 구현한 하드웨어는 FPGA(Field Programmable Gate Array) 환경에서 최소 250Mhz의 클록 주파수에서 동작이 가능하고, 64화소의 탐색범위를 적용한 경우에 $640{\times}480$ 스테레오 영상을 약 805fps의 성능으로 처리할 수 있다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.53-61
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• 2002

본 논문은 비터비 복호(Decoding)를 DSP(Digital Signal Processor)에서 효율적이고 빠르게 구현 할 수 있는 명령어 집합 및 하드웨어 회로를 제안한다. 제안하는 하드웨어 구조는 기존의 DSP 칩에 비터비 복호 알고리즘의 연산 구조에 효율적인 명령어 및 이에 가장 적합한 연산 유닛의 배열과 데이터 패스 구조를 추가하여 비터비 복호뿐만 아니라 일반 신호 처리 알고리즘들을 구현 할 수 있다. 기존의 DSP 칩이 수십 Kbps 대의 전송률에서 비터비 복호를 수행하는 반면 본 구조는 100MHz 동작 주파수를 갖는 DSP 칩에서 6.25 Mbps의 전송률의 비터비 복호를 수행할 수 있어 전용 비터비 프로세서에 근접한 성능을 갖는다. 따라서 본 구조는 IMT-2000의 요구 전송률인 2Mbps 환경에서도 사용 가능하다.

• 한국통신학회논문지
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• 제33권11C호
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• pp.940-948
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• 2008

본 논문에서는 휴대용 고속 무선 LAN 시스템에 적합한 저전력/저면적 MIMO-OFDM 기저대역 프로세서의 효율적인 하드웨어 구조를 제시한다. 고속 무선 LAN 시스템은 최대 수백 Mbps의 데이터 속도를 처리해야 하기 때문에 높은 시스템 클럭과 다중경로 구조를 사용하게 되는데, 이는 소모 전력과 구현 면적을 상승시키는 결과를 초래한다. 따라서 본 논문에서는 저전력으로 동작하면서도 동시에 하드웨어 부담을 줄인 고속 무선 LAN 시스템용 기저대역 프로세서의 하드웨어 구조를 제시한다. 이를 위해서 비트 병렬 처리 구조로 설계된 송신단 PLCP(TX-PLCP) 프로세서와 연산 복잡도를 효과적으로 감소시킨 심볼 검출기를 제안한다. 제안된 TX-PLCP 프로세서 구조는 비트 병렬 처리를 통해 동작 주파수를 감소시킴으로써 전력소모를 낮추는 효과를 얻을 수 있고, PMD 프로세서에서 가장 큰 면적을 차지하는 심볼 검출기는 수식 변형을 통해서 나눗셈 연산 및 제곱근 연산을 제거함으로써 저면적 설계를 가능하게 한다. 제안된 하드웨어 구조를 적용한 기저대역 프로세서는 Verilog HDL을 통해 설계 및 검증되었으며, 0.18um CMOS 공정을 통해 합성되었다. 합성결과, 병렬처리 구조를 적용한 TX-PLCP 프로세서는 비트 직렬 처리 구조에 비해 약 81% 감소된 전력에서 동작함을 확인하였고, 제안된 심볼 검출기는 나눗셈 및 제곱근 연산을 포함하는 심볼 검출 기법에 비해 약 18% 정도 하드웨어 복잡도가 감소함을 확인하였다.