• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1998년도 추계학술대회 논문집
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• pp.5-8
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• 1998

기존의 바이폴라 논리회로에서 신호변환시 베이스 영역의 소수 캐리어를 빨리 제거 하기 위해서, 베이스 부분의 매몰충을 줄여서 npn트랜지스터의 베이스와 에피충과 기판사이에 병합 pnp 트랜지스터를 생성한 트랜지스터와 게이트 당 전달 지연 시간을 측정하기 위한 링-발진기를 설계, 제작하였다. 게이트의 구조는 수직 npn 트랜지스터와 기판과 병합 pnp 트랜지스터이다. 소자 시뮬레이션의 자료를 얻기 위하여 수직 npn 트랜지스터와 병합 pnp 트랜지스터의 전류-전압 특성을 분석하여 특성 파라미터를 추출하였다. 결과로서 npn 트랜지스터의 에미터의 면적이 기존의 접합넓이에 비해서 상당히 적기 때문에 에미터에서 진성베이스로 유입되는 캐리어와 가장자리 부분으로 유입되는 캐리어가 상대적으로 많기 때문에 이 많은 양은 결국 베이스의 전류가 많이 형성되며, 또 콜렉터의 매몰층이 거의 반으로 줄었기 때문에 콜렉터 전류가 적게 형성되어 이득이 낮아진다. 병합 pnp 트랜지스터는 베이스폭이 크고 농도 분포에서 에미터의 농도와 베이스의 농도 차이가 적기 때문에 전류 이득이 낮아졌다. 게이트를 연결하여 링-발진기를 제작하여 측정한 AC특성의 출력은 정현파로 논리전압의 진폭은 200mV, 최소 전달 지연시간은 211nS이며, 게이트당 최소 전달지연 시간은 7.26nS의 개선된 속도 특성을 얻었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.215.1-215.1
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• 2015

본 연구에서는 용액 공정 기반 ZrO2 절연막의 우수한 특성을 확인하기 위해 SiO2 절연막을 가지는 IGZO (Indium-Gallium-Zinc Oxide) 박막 트랜지스터와 비교했다. In:Ga:Zn=1:1:1의 비율의 0.3 M IGZO 용액과 0.2 M ZrO2용액을 사용하였다. ZrO2 박막 트랜지스터는 0.2M ZrO2 용액을 5번 반복 증착하며 140nm 두께의 ZrO2 절연막을 가지는 IGZO 박막 트랜지스터와 비교대상으로 동일한 두께의 SiO2의 절연막을 가지는 IGZO 박막 트랜지스터를 제작하였다. ZrO2 박막 트랜지스터의 문턱전압은 4.3V로 SiO2 박막 트랜지스터의 -6.1V보다 낮았고, 이동도는 $1.2356cm^2/V{\cdot}s$로 $0.0554cm^2/V{\cdot}s$ 보다 약 20배 높았다. 실험 결과를 통해 ZrO2를 절연막으로 사용한 박막 트랜지스터의 특성이 더 향상되었음을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2011년도 제42회 하계학술대회
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• pp.1420-1421
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• 2011

비정질 IGZO 박막 트랜지스터에 포지티브 직류/교류 게이트 바이어스를 인가하여 신뢰성을 분석하고 비정질 IGZO 박막 트랜지스터의 신뢰성을 고려한 시프트 레지스터 회로를 설계하였다. 비정질 IGZO 박막 트랜지스터의 문턱전압은 바이어스 스트레스가 인가되었을 때 양의 방향으로 이동하였고, 전류가 감소하였다. 또한 문턱전압은 직류 바이어스 스트레스가 인가되었을 때 교류 바이어스 스트레스가 인가 되었을 때 보다 더 양의 방향으로 이동하였다. 총 8개의 박막 트랜지스터로 구성된 일반적인 시프트 레지스터 회로에서는 특정 박막 트랜지스터에 직류 바이어스 스트레스가 걸리기 때문에 비정질 IGZO 박막 트랜지스터를 이용하여 구동할 때 회로 오동작을 유발할 수 있다. 비정질 IGZO 박막 트랜지스터의 신뢰성 결과를 고려하여 총 9개의 박막 트랜지스터로 구성된 교류 동작하는 시프트 레지스터 회로를 설계하였다. 모든 소자에 직류 바이어스 스트레스가 걸리지 않도록 회로를 설계하였으며, 추가된 트랜지스터의 채널 너비가 매우 작기 때문에 트랜지스터가 하나 추가되어도 회로가 차지하는 면적에는 거의 변화가 없다. 바이어스 스트레스에 따른 소자 열화를 고려하여 시뮬레이션을 해 본 결과 일반적인 회로에서는 회로 오동작이 관측된 반면, 제안한 회로에서는 문제없이 동작하는 것을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.930-933
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• 1999

본 논문에서는 넓은 동작 영역을 갖는 composite 트랜지스터를 설계하였다. 제안된 composite 트랜지스터는 p-형 차동쌍(p-type differential pair)을 이용하여 문턱전압이 음(-)의 값을 갖도록 설계하였고, 수학적인 해석을 통해 증명하였다. 음의 문턱전압으로 동작 영 역을 향상되었고 SPICE 시뮬레이션을 이용하여 제안된 composite 트랜지스터가 기존의 composite 트랜지스터보다 넓은 동작 영역을 가짐을 보였다. 제안된 composite 트랜지스터는 0.6㎛ CMOS n-well 공정 파라미터를 이용하여 3V에서 시뮬레이션 하였다.

• 한국공작기계학회:학술대회논문집
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• 한국공작기계학회 2005년도 춘계학술대회 논문집
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• pp.324-328
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• 2005

스핀 밸스 트랜지스터를 소형화 할 수 있는 공정 기술을 소개한다. 스핀 밸브 트랜지스터는 두 개의 실리콘 에미터, 컬렉터 사이에 다층 자성 금속 박막이 존재하는 구조를 갖고 있는 스핀트로닉스 소자이다. SU8을 절연층으로 사용한 접촉 패드의 도입, 실리콘 온 인슐레이터의 사용, 그리고 이온빔/습식 복합에칭 공정의 적용으로 수 ${\mu}m$까지 소형화 할 수 있었다. 트랜지스터의 소형화에 따른 특성 변화는 관찰되지 않았으며, 기존의 트랜지스터와 동일한 $240\%$의 자기전류값을 나타내었다.

• 전자통신동향분석
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• 제20권5호통권95호
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• pp.28-45
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• 2005

무어의 법칙을 근간으로 하는 전계효과 트랜지스터는 매 18개월마다 0.7배씩의 성공적인 소형화를 거듭하여 최근에는 50nm 크기로 구성된 약 1억 개의 트랜지스터가 집적된 칩을 생산하고 있다. 그러나 트랜지스터의 크기가 50nm 이하로 줄어들면서는 단순한 소형화 과정은 근본적인 물리적인 한계에 접근하게 되었다. 특히 게이트 절연막의최소 두께는 트랜지스터의 소형화에 가장 직접적인 중요한 요소이나, 실리콘 산화막의 두께가 2nm 이하가 되면서 게이트 절연막을 집적 터널링하는 전자에 의한 누설전류의 급격한 증가로 인하여 그 사용이 어려워지고 있는 추세이다. 따라서 본 논문에서는 트랜지스터의 소형화에 악영향을 미치는 물리적인 한계요소에 대하여 살펴보고, 이러한 소형화의 한계를 뛰어넘기 위한 노력의 일환으로 연구되고 있는 이중게이트 구조의 트랜지스터, 쇼트키 트랜지스터, 나노선을 이용한 트랜지스터 및 분자소자 등의 새로운 소자구도에 대하여 살펴보고자 한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1998년도 추계종합학술대회
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• pp.151-154
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• 1998

기존의 바이폴라 논리회로에서 신호변환시 베이스 영역의 소수 캐리어를 빨리 제거하기 위해서, 베이스 부분의 매몰층을 줄여서 npn트랜지스터의 베이스와 에피층과 기판사이에 병합 pnp 트랜지스터를 생성한 트랜지스터와 게이트 당 전달 지연 시간을 측정하기 위한 링-발진기를 설계, 제작하였다. 게이트의 구조는 수직 npn 트랜지스터와 기판과 병합 pnp 트랜지스터이다. 결과로서 npn 트랜지스터의 에미터의 면적이 기존의 접합넓이에 비해서 상당히 적기 때문에 에미터에서 진성베이스로 유입되는 캐리어와 가장자리 부분으로 유입되는 캐리어가 상대적으로 많기 때문에 이 많은 양은 결국 베이스의 전류가 많이 헝성되며, 또 콜렉터의 매몰층이 거의 반으로 줄었기 때문에 콜렉터 전류가 적게 형성되어 이득이 낮아진다. 병합 pnp 트랜지스터는 베이스폭이 크고 농도 분포에서 에미터의 농도와 베이스의 농도 차이가 적기 때문에 전류 이득이 낮아졌다. 게이트를 연결하여 링-발진기를 제작하여 측정한 AC특성의 출력은 정현파로 논리전압의 진폭은 200mV, 최소 전달 지연시간은 211nS이며, 게이트당 최소 전달지연 시간은 7.26nS의 개선된 속도 특성을 얻었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.310-310
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• 2013

본 연구에서는 Titanium (Ti) source/drain 전극 접합이 차세대 비정질 InGaZnO (IGZO) 기반 박막형 트랜지스터에 미치는 영향을 화학적, 구조적, 전기적 특성 분석을 통하여 관찰하고 Ti/IGZO 접합 특성을 설명할 수 있는 메커니즘을 제시하였다. IGZO 기반 박막형 트랜지스터 소자의 구동 특성은 transmission line method (TLM) 패턴 공정을 이용하여 정량적으로 분석되었다. 비정질 IGZO 기반의 박막형 트랜지스터에서 Ti source/drain 전극 접합에 의한 구동 특성 변화 및 영향을 확인하기 위하여 금속/산화물 계면 반응성이 낮은 silver (Ag) source/drain 전극이 reference로 비교되었으며, 그 결과 Ti source/drain 전극 접합이 적용된 비정질 IGZO 트랜지스터의 경우 Ti 금속과 IGZO 산화물 계면에 형성되는 열역학적으로 안정한 $TiO_x$ 층의 형성에 의해 VT ($-{\Delta}0.52V$) shift 및 saturation mobility ($8.48cm^2$/Vs) 상승됨을 확인하였다. 뿐만 아니라 TLM 패턴을 이용한 IGZO 트랜지스터의 전기적 변수 도출 및 수치적 해석으로부터 $TiO_x$ 계면층 형성이 Ti 금속과 비정질 InGaZnO 계면에서의 effective contact resistivity를 효과적으로 낮출 수 있음을 확인하였다. Ti source/drain 전극 접합에 의해 발생되는 $TiO_x$ 계면층의 화학적, 구조적 특성과 $TiO_x$ 계면층 생성에 의한 소자 특성 변화를 연관시켜 해석함으로써, IGZO 기반 박막형 트랜지스터에서의 Ti source/drain 전극 접합이 비정질 IGZO 기반 박막형 트랜지스터에 미치는 영향을 설명하였다.

• 한국산업정보학회논문지
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• 제21권1호
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• pp.1-6
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• 2016

본 논문에서는 기생 트랜지스터를 억제하여 대기 전류를 낮춰 기동전류를 개선한 수직 PNP 트랜지스터의 특성을 소개한다. 기생 효과를 억제하기 위해, 회로 변경 없이 "DN+ 링크"를 사용하여 기생 PNP 트랜지스터를 억제 시킨 수직 PNP 트랜지스터를 설계하였으며, 표준 IC 프로세서를 이용한 LDO 레귤레이터를 제작했다. 제작된 기생 PNP 트랜지스터의 hFE 가 기존의 18에서 0.9로 감소하였다. 개선된 "DN+ 링크" 구조 수직 PNP 트랜지스터로 제작된 LDO 레귤레이터의 기동 전류는 기존의 기동 전류 90mA에서 32mA 로 감소되었다. 이로 인해 대기상태에서 저 소비전력을 구현한 LDO 레귤레이터를 개발하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2015년도 제46회 하계학술대회
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• pp.1559-1560
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• 2015

신축성 및 웨어러블 전자소자 응용을 위하여 엘라스토머 기판 상에 박막 트랜지스터를 제작하여 그 전기적 특성을 확인하였다. 제작된 트랜지스터의 신축성 향상을 위하여 엘라스토머 기판 상에 일반적인 포토리소그래피 공정과 습식식각 공정을 이용하여 국부적 단단한 폴리이미드 영역을 형성하여 사용하였다. 트랜지스터 특성 확인 결과 약 30 % 이상의 신축에서도 정상적인 트랜지스터 동작이 가능함을 확인하였다.