• 대한전자공학회논문지SD
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• 제42권5호
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• pp.15-22
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• 2005

본 논문에서는 생명체의 구조를 모방하여, 디지털시스템에서 자가검출과 자가치유가 가능한 구조를 제안한다. 자가치유시스템은 인공 셀의 2차 배열과 여분의 인공 셀로 구성된다. 인공 셀은 멀티플렉서를 기본으로 한 로직블록(logic block)과 로직블록을 제어하기 위한 게놈블록(genome block)으로 구성된다. 인공 셀은 자가검출이 가능하도록 DCVSL (differential cascode voltage switch logic)구조로 설계된다. 만약 인공 셀에서 고장이 발생하면, 자가 검출되고 고장 난 인공 셀이 속한 열은 bypass기능만을 가지고 치유를 위해, 여분 셀과 이웃 셀을 이용하여 시스템을 재구성한다. 하이닉스 $0.35{\mu}m$공정을 이용해 $1.14{\times}0.99mm^2$의 코어면적을 가지는 2비트 업다운카운터를 제작하였고 회로시뮬레이션과 칩 테스트를 통해 검증하였다.

• 대한전자공학회논문지TC
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• 제44권7호통권361호
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• pp.47-52
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• 2007

본 논문은 다중 셀 환경에서 MMSE 수신기를 가지는 MIMO MC-CDMA시스템의 출력 SINR을 점근적으로 분석한다. 단일 셀에서의 점근적 성능 분석이 다중셀 환경으로 확장 적용된다. 점근적 분석을 위한 Haar 유니터리 코드의 사용은 다른 셀로부터의 간섭성분이 대각성분들의 값이 다른 대각행렬로 나타나게 한다. 본 논문에서는 다른 셀의 코드 간섭 성분을 mean square측면에서 간섭의 전력으로 수렴함을 보이고, 셀간 간섭 성분이 주어질 때 점근적으로 특정 SINR값을 찾는다. 다중 셀에서의 거리에 따른 느린 페이딩을 로그노말 분포를 가정하여 구한 이론적인 비트오차 확률과 실험을 비교하여 비슷함을 보이고, 점근적 성능에 의한 데이터 전송 수율의 셀 반경에 따른 성능을 보인다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.41-48
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• 2005

미세 선 폭을 갖는 반도체 칩에서 관찰할 수 있는 crosstalk 효과는 배선 회로 사이에 존재하는 결합 커패시턴스에 의한 현상이다. 칩 전체에 대한 타이밍 분석의 정확도는 칩을 구성하는 셀과 배선에 대한 지연시간 예측 자료의 정확도에 의해서 결정된다. 본 논문에서는 결합 커패시턴스에 의한 crosstalk 효과를 반영하여 지연시간을 정확하고 효율적으로 계산할 수 있는 CMOS 셀 구동 모델과 관련 알고리즘을 제안하고 있다. 제안한 모델과 알고리즘을 지연시간 계산 프로그램에 구현하고, 칩 레이아웃에서 추출한 벤치마크회로에 대한 지연시간 예측에 적용하였다. Victim에 영향을 주는 Aggressor를 $0\~10$개까지 연결하여 각각의 경우에 대한 셀 및 배선의 지연시간을 HSPICE와 비교한 결과 $1\%$ 내외의 오차를 보이는 우수한 정확도를 확인하였다.

• 한국정보전자통신기술학회논문지
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• 제5권1호
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• pp.26-32
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• 2012

본 논문에서는 4개의 ELC 공진기 구조를 사용하여 메타 흡수체 구조의 단위 셀을 설계하였다. 제안된 구조의 단위 셀의 크기는 $9mm{\times}9mm{\times}2mm$ 이다. 메타 흡수체의 대역폭 확장을 위하여 흡수체 단위 셀은 서로 다른 크기를 갖는 2 쌍의 ECL가 사용되었다. 제안된 흡수체는 전계가 ELC 갭에 수평하게 여기되고 자계가 단위 셀 면에 수직으로 여기 될 경우에 음의 유전율과 음의 투자율 특성을 나타낸다. 제안된 단위 셀은 8.53 GHz, 9.08 GHz에서 공진을 하며 각 주파수에서 90%이상의 흡수율을 갖는다.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.87-94
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• 2001

DRAM에서 셀 캐패시터의 누설 전류 영향을 고려하여 소프트 에러율을 예측하였다. DRAM의 동작 과정에서 누설 전류의 영향으로 셀 캐패시터는 전하량이 감소하고, 이에 따른 소프트 에러율을 DRAM의 각 동작 모드에 대하여 계산하였다. 누설 전류가 작을 경우에는 /bit mode가 소프트 에러에 취약했지만, 누설전류가 커질수록 memory 모드가 소프트 에러에 가장 취약함을 보였다. 실제 256M급 DRAM의 구조에 적용하여, 셀 캐패시턴스, bit line 캐패시턴스, sense amplifier의 입력 전압 감도들이 변화할 때 소프트 에러에 미치는 영향을 예측하였고, 이 결과들은 차세대 DARM 연구의 최적 셀 설계에 이용될 수 있다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.45-50
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• 2007

본 논문에서는 상변환 메모리 (phase-change random access memory: PRAM)의 저전력 선택적 데이터 쓰기(selective data write: SDW) 기법을 제안하였다. PRAM은 쓰기 동작 과정에서 큰 전류를 오랜 시간동안 소모하기 때문에 큰 쓰기 전력을 소모한다. 이 쓰기 전력을 줄이기 위하여, SDW 기법은 쓰기 동작 과정에서 PRAM 셀에 데이터를 쓰기 전에 우선 저장될 셀의 데이터를 읽어온다. 셀의 기존 데이터와 새롭게 저장할 데이터를 비교하여, 입력된 데이터와 저장된 데이터가 다른 경우에만 PRAM 셀에 데이터 쓰기를 수행한다. 제안된 쓰기 기법을 사용하여 전력 소모를 반 이상으로 줄일 수 있다. 1Kbits ($128{\times}8bits$) PRAM 테스트 칩을 $0.5{\mu}m$ GST 셀과 $0.8{\mu}m$ CMOS 공정을 사용하여 구현하였다.

• 전기전자학회논문지
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• 제19권3호
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• pp.366-370
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• 2015

본 논문에서는 배터리 교대 방전 기법에서 배터리 셀의 방전 시간을 밸런싱함으로서 배터리 사용 시간을 크게 높이는 방법을 제안한다. 기존 기법에서는 다수의 배터리 셀을 교대로 방전시킴으로서 배터리에 회복 효과를 발생시키고, 이를 통해 배터리 사용 시간을 연장한다. 이때, 시스템에 공급되는 전원이 차단되지 않도록 배터리 셀이 동시에 켜지는 시간 구간이 있는데, 배터리 셀의 전압 차이로 인해 여러 가지 문제가 발생한다. 이러한 문제를 해결하기 위해서 배터리 셀이 가능한 한 균등한 전압을 가지도록 배터리의 방전 시간을 제어한다. 실험 결과, 제안하는 방법에서 배터리 사용 시간이 19.2% 연장되었다.

• 전자공학회논문지S
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• 제35S권8호
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• pp.21-31
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• 1998

본 논문에서는 복사 네트워크의 멀티캐스트 셀을 적절하게 분배할 수 있는 새로운 분배 알고리즘을 제안한다. 합산기, 분배기, 가상 주소 부호기, 방송 네트워크가 이원적으로 구성된 복사 네트워크는 제안된 분배 알고리즘에 의하여 낮은 번지와 높은 번지가 양분되어 동시에 동작하기 때문에 입력된 셀이 균등하게 처리되어 셀 지연율과 입력 공정성이 개선되고 복잡도가 감소된다. 또한 방송 네트워크로 이진 트리와 Banyan 네트워크로 구성된 확장 Banyan 네트워크를 사용하여 오버플로우 발생 확률을 1/2로 감소 시킨다. 분석 결과 제안된 알고리즘은 입력 버퍼에서 셀 지연율이 확연하게 감소됨을 알 수 있었다.

• 전자공학회논문지
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• 제52권3호
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• pp.32-38
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• 2015

본 논문에서는 소형셀 환경에서 사용자의 context를 반영한 local caching 알고리즘을 제안한다. 소형셀 내부에 캐시를 이용하면 코어망으로 전달되는 트래픽을 감소시킬 뿐만 아니라 네트워크 비용을 절감시키고 통신의 성능을 증가시킬 수 있다. 제안하는 알고리즘은 소형셀 특성을 활용해 각 소형셀 사용자에 맞는 적절한 데이터를 캐시에 저장한다. 이를 통해 제한된 캐시저장 공간을 효율적으로 사용하고 고전적인 웹 캐시 방식에 비해 캐시 적중률을 높였다. 성능분석을 위해 코어망 트래픽 감소량을 나타내는 cache efficiency를 정의하고 제안한 알고리즘의 성능을 검증한 결과 기존 웹 캐시 방식에 비해 200%의 성능향상이 있었다.

• 전기전자학회논문지
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• 제24권3호
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• pp.845-852
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• 2020

3 나노미터 아래의 미래공정에서는 작은 면적의 표준셀(Standard Cell)을 구현하는 데에 많은 기술적인 개선을 요구한다. 따라서 어떠한 기술을 통해 얼마나 작은 면적의 표준셀을 구현할 수 있는지, 그리고 그 영향이 어떠한지 알아보는 것은 매우 중요하다. 본 논문에서는 3 나노미터와 이하의 미래공정에서 표준셀 설계를 위해 묻힌 전력망(Buried Power Rail, BPR)과 상호보완 FET(Complementary FET, CFET)이 면적 감소에 얼마나 기여하는지 살펴보며 그 영향을 기생 캐패시턴스 관점에서 분석한다. 본 논문을 통해 상호보완 FET은 4T 이하의 표준셀을 구현할 수 있는 기술이지만, Z-축으로 증가하는 높이만큼 상당한(+18.0% 이상) 기생 Cap의 영향을 받는다는 점을 밝힌다.