• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1199-1200
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• 2008

N형 공핍 모드의 탑 게이트 다결정실리콘 박막 트랜지스터에 비대칭 오프셋 구조를 적용하였다. 이로써 드레인 부근의 전계를 감소시켜, on전류의 큰 손실 없이 누설 전류를 86% 감소시켰다. 박막 트랜지스터는 유리 기판위에 교류 자계 유도 결정화를 이용하여 제작하였고, 마스크 추가 없이 오프셋 구조를 형성하였다. 또한 비정질 실리콘과 n+ 층은 이온 주입을 하지 않고 증착하였다. 이 방법은 능동 구동 디스플레이에서 소비 전력 감소와 이미지 유지에 도움이 될 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 춘계합동학술대회 논문집
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• pp.202-205
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• 2002

본 논문은 계속적인 소자의 이용은 전기적인 스트레스까지 야기시키는데, 특히 게이트에 인가되는 전압이나 전류 스트레스는 게이트 산화 막의 열화를 야기 시킬 수 있다. 유리기판위에 저온(${\leq}600^{\circ}C$)공정의 고상결정화을 통하여 다결정 박막 트랜지스터를 제작한 후, 이 소자에 게이트와 드레인에 전압 스트레스를 인가하여 출력 특상과 전달특성을 분석하였는데, 그 결과 다결정 실리콘 박막 트랜지스터의 전달특성은 게이트 와 드레인 전압에 의존하는데 임계전압은 긴 채널길이와 좁은 채널 폭에서 높고 출력특성은 갑자기 높은 드레인 전류가 흐른다. 전기적 스트레스가 인가된 소자는 드레인 전류를 감소시킨다. 결국 전계효과 이동도는 긴 채널길이와 좁은 폭의 채널에서 더 빠른 것을 알 수 있다.

• 한국진공학회지
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• 제4권3호
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• pp.313-318
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• 1995

비정질실리콘의 고상결정화 및 다결정실리콘의 열상화를 포함한 고온공정으로 제작한 다결정실리콘 박막 트랜지스터의 서브트레시홀드 특성을 연구하였다. 제작된 소자의 전계효과이동도는 60$ extrm{cm}^2$/V.s 이상, 서브트레시홀드 수윙은 0.65 V/decade 이하로 전기적 특성이 매우 우수하다. 그러나, 소자의 문턱전압이 음게이트전압으로 크게 치우쳐 있으며 n-채널과 p-채널 소자간의 서브트레시홀드 특성이 크게 다르다. 열성장된 게이트 산화막을 가진 다결정실리콘 박막 트랜지스터의 서브트레시홀드 특성을 다결정실리콘 활성층내의 트랩과, 게이트산화막과 다결정실리콘 사이의 계면 고정전하를 이용하여 모델링하였다. 시뮬레이션을 통하여 제안된 다결정실리콘의 트랩모델이 실험결과를 잘 설명할 수 있음을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.143-143
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• 2010

다결정 실리콘 (Poly-Si)은 LPCVD를 이용하여 $750^{\circ}C$에서 증착하였다. 증착된 실리콘 박막은 실란, 수소 및 헬륨 가스를 이용하여 증착하였다. 성장된 poly-Si의 특성은 Raman spectroscopy 및 SEM을 이용하여 분석하였다. 헬륨 가스의 양을 15 sccm으로 고정하고 실란과 수소의 가스비를 60:0에서 20:40까지 가변시켰다. 활성화 에너지는 전류-전압 측정을 통해 Arrhenius plot을 이용하여 계산하였다. 박막 트랜지스터는 quartz 기판 위에 제작되었다. 게이트 절연막으로 TEOS $SiO_2$를 이용하였으며 source 및 drain 전극으로 Al을 이용하였다. 이 때 제작된 박막 트랜지스터의 전류 점멸비, 전계 효과 이동도, SS 및 문턱 전압은 각각 $10^5$, $76\;cm^2/V-s$, 167 mV/decade 및 1.43 V이었다.

• 전자공학회논문지
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• 제50권7호
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• pp.102-108
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• 2013

용액 공정 기반으로 유기 전자소자를 제작할 시, 회전 도포 방법을 이용하는데 이 방법의 단점 중의 하나는 후속 회전 도포할 때 용액 속의 용매에 의해 이미 제작된 유기 박막을 물리적 또는 화학적인 손상을 입힐 수 있다는 것이다. 이러한 문제들로 인해 후속적인 박막 제조에 사용될 수 있는 용매의 종류는 매우 제한적일 수 밖에 없다. 본 논문에서는 기존에 알려진 용매들의 적절한 조합으로 인해 다층 박막 제작이 가능함을 보이고, 이를 이용하여 용액 공정 기반 유기 트랜지스터를 제작하여 성능의 향상을 보일 것이다. 트랜지스터의 구조는 하부 게이트 하부 접촉 (bottom gate, bottom contact) 구조로 제작되었고 게이트 절연체는 강유전체 고분자로 제작되었는데 한 번의 회전 도포 방법과 두 번의 회전 도포 방법으로 동일 두께를 형성하여 두 트랜지스터를 제작, 드레인 전압에 따른 소스-드레인 전류를 비교하였다. 그 결과 소스-게이트 누설 전류 감소 효과가 있었고, ON 상태에서의 소스-드레인 전류의 상승효과도 관찰되었다. 전류-전압 그래프로부터 계산된 이동도는 약 2.7배 증가되었다. 그러므로 용액 공정 기반 전계효과 트랜지스터를 제작할 시, 게이트 절연체를 다층 구조로 제작하면 성능 향상에 이점이 많다는 것을 알 수 있었다.

• 한국방사선학회논문지
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• 제17권4호
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• pp.625-631
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• 2023

24시간/7일 동안 높은 관전압 하에서 높은 프레임 속도로 검사 대상체의 불량을 검사하는 산업용 동영상 엑스레이 디텍터의 중요한 요구사양은 높은 방사선 내구성을 확보하는 것이다. 본 연구는 비정질 실리콘 (a-Si), 다결정 실리콘 (Poly-Si), In-Ga-Zn-O 산화물 (IGZO) 등의 반도체 층을 갖는 다양한 박막트랜지스터를 제작하여 각각의 방사선 내구성을 확인하였다. a-Si TFT 대비 수십 배 높은 전계효과 이동도로 고속 동영상 구현이 가능한 IGZO TFT의 경우, IGZO 반도체 층과 층간절연막 사이에 수소화 처리를 진행할 경우 산업용 요구사양인 10,000 Gy 누선선량까지 엑스레이 영상센서로 적용 가능한 수준 이상으로 전기적 특성의 변화가 없음을 확인하였다. 따라서 수소화한 IGZO TFT는 방사선 내구성을 확보함과 동시에 높은 전계효과 이동도로 동영상 디텍터의 영상센서에 적용 가능한 유일한 소자임을 확인하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.19-19
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• 2007

Excimer laser annealing (ELA) 방법을 이용하여 결정화하고 게이트 절연체로써 high-k 물질을 가지는 다결정 실리콘박막 트랜지스터의 전기적 특성을 평가하였다. 다결정 실리콘 박막 트랜지스터는 비결정질 실리콘 박막 트랜지스터 보다 높은 전계 효과 이동도와 운전 용이한 장점을 가진다. 기존의 결정화 방법으로는 다결정 실리콘 박막 트랜지스터의 높은 열 공급을 피할 수 없기 때문에, 매몰 산화막 위의 비결정질 박막은 저온에서 다결정 실리콘 결정화를 위해 KrF excimer laser (248nm)를 이용하여 가열 냉각 공정을 했다. 게다가 케이트 절연체로써 atomic layer deposition (ALD) 방법에 의해 저온에서 20 nm의 고 유전율을 가지는 $HfO_2$ 박막을 증착하였다. 알루미늄은 n-MOS 박막 트랜지스터의 게이트 전극으로 사용되었다. 금속 케이트 전극을 사용하여 게이트 공핍 효과와 관계되는 케이트 절연막 두께의 증가를 예방할 수 있고, 게이트 저항의 감소에 의해 소자 속도를 증가 시킬 수 있다. 추가적으로, 비결정질 실리콘 박막의 결정화 기술로써 사용된 ELA 방법은 SPC (solid phase crystallization) 방법과 SLS (sequential lateral solidification) 방법에 의해 비교되었다. 결과적으로, ELA 방법에 의해 결정화된 다결정 실리콘 박막의 결정도와 표면 거칠기는 SPC와 SLS 방법에 비해 개선되었다. 또한, 우리는 ELA 결정화 방법에 의한 다결정 실리콘 박막 트랜지스터로부터 우수한 소자 특성을 얻었다.

• 전기전자학회논문지
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• 제21권1호
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• pp.96-99
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• 2017

본 연구에서는 금속-산화막-반도체 전계효과 트랜지스터의 불순물 분포변동 효과에 미치는 halo 및 LDD 이온주입 공정의 영향을 3차원 소자 시뮬레이션을 통하여 확인하였다. 정확한 시뮬레이션 계산을 위해 kinetic monte carlo 모델을 적용하여 불순물 입자와 결함 낱낱의 거동을 계산하는 원자단위 시뮬레이션을 수행하였다. 문턱전압 및 on-current의 산포를 통해 확인한 결과 halo 이온주입 공정이 LDD 이온주입 공정보다 문턱전압 산포의 경우 약 6.45배 그리고 on-current 산포의 경우 2.46배 더 큰 영향을 미치는 특성을 확인하였다. 그리고 문턱전압과 on-current 산포를 히스토그램으로 나타내어 그 산포를 정규분포로 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1277-1278
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• 2008

Pentacene 박막 트랜지스터의 소스/드레인 전극을 폴리머인 Poly(3,4-ethylene dioxythiophene) poly(styrenesulfonate) (PEDOT:PSS)를 사용하여 잉크젯 프린팅 방법으로 제작하였다. 펜타신 박막 트랜지스터는 열 증착법을 사용하여 폴리며 기판위에 100nm의 두께로 증착하였다. 게이트 절연막은 $SiO_2$ 위에 Polymethly Methacrylate (PMMA)를 증착시킨 double layer를 사용하였다. PMMA 위에 증착시킨 pentacene 결정립이 $SiO_2$ 위에 증착한 pentacene 결정립 보다 크게 성장하였고, double layer의 절연막을 씀으로 인해 게이트 누설 전류가 감소함을 보였다. Pentacene 증착 온도에 따른 결정립 크기를 비교하여 가장 적절한 온도를 찾았다. 프린팅 방법을 사용하여 만든 박막 트랜지스터는 전계효과 이동도가 ${\mu}_{FET}=0.023cm^2/Vs$ 이고, 문턱이전 기울기 S.S=0.49V/dec, 문턱전압 $V_{th}=-18V$, $I_{on}/I_{off}$ 전류비 >$10^3$의 전기적 특성을 보였다.

• 전기전자학회논문지
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• 제13권2호
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• pp.126-131
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• 2009

Wrap-around 전계효과 트랜지스터는 채널과 전극간의 커플링을 매우 커서 채널길이가 짧아지면서 생기는 단채널효과(short channel effect)를 개선시킬 수 있는 이유로 많은 관심을 불러왔다. 본 논문에서는 실리콘 나노와이어를 이용하여 상향식의 wrap-around 전계효과 트랜지스터(FET)의 제작 공정을 소개한다. 소자의 제작 공정은 크게 전자빔 리소그래피, 유전영동(dielectrophoresis)을 이용한 나노와이어의 효과적 정렬 그리고 게이트 전극의 전기 화학적 도금(electrochemical deposition)을 이용한 생성 등의 방법들로 이루어진다. 전기 화학적 도금을 위한 용액은 독성을 띄지 않는 유기물 용액을 사용하였다. 액체 질소를 이용하여 polymethyl methacrylate(PMMA)가 전기화학적 도금시 형태를 잃지 않게 함으로써, 패터닝된 PMMA가 wrap-around 게이트 나노구조를 제작하기 위한 나노 템플릿으로 사용될 수 있도록 하였다.