• 대한기계학회논문집
• /
• 제14권3호
• /
• pp.503-512
• /
• 1990

본 연구에서는 하중작용점(혹은 변위제어점)이 일점이고 스탭 백 현상이 없는 문제에 유용한 페널티 방법(penalty method)을 제안하고, 스냅 백 현상이 수반되는 경 우에는 페널티 방법과 Riks 방법을 선택적으로 취할 수 있도록 한다. 그리고 하중 작용점이 일점 혹은 그 이상의 점일 경우에 대해서는 Riks 방법을 기준으로 하되 일정 조건하에서는 새로운 증분하중 파라미터를 선택할 수 있게 하여, 순수한 Riks 방법으 로만 계산할 때에 일어날 수 있는 발산을 없앨 수 있게 한다. 끝으로 변위제어점이 일점 혹은 그 이상의 점인 경우에 대해 'Riks형 방법(Riks' type method)'을 제안하고, 이때에도 Riks형 방법을 기준으로 게산하되 일정한 조건하에서는 새로운 증분변위 파 라미터를 선택적으로 취할 수 있게 한다.

• 대한전자공학회논문지SD
• /
• 제45권10호
• /
• pp.1-6
• /
• 2008

고전압 MOSFET에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 파워 클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 Drain-Extended PMOS를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 래치업의 위험을 피하기 위해 소자가 스냅백이 일어나지 않는 영역으로 동작 영역을 제한하였다. $0.35\;{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작된 칩을 측정한 결과를 통해 제안된 기존의 gate-driven 구조의 LDMOS(Lateral Double-Diffused MOS)를 사용한 ESD 파워 클램프에 비해 500% 성능향상(강인성)이 있게 된 것을 알 수 있다.

• 대한기계학회논문집A
• /
• 제21권11호
• /
• pp.1931-1942
• /
• 1997

A new load/displacement parameter method is developed for the cases that loads are applied to one or more points, and displacements of a structure are controlled at one or more points sinultaneously. The procedure exploits a generalized Riks method, which utilizes load/displacement parameters as scaling factors in order to analyze the post-buckling phenomena including snap-through or snap-back. A convergence characteristic is improved by employing new relaxation factors in incremental displacement parameter, particularly at the region where exhibits severe numerical instability. The improved performance is illustrated by means of numerical example.

• 대한전기학회논문지:전기물성ㆍ응용부문C
• /
• 제49권2호
• /
• pp.73-77
• /
• 2000

A dual-gate SOI SA-LIGBT (shorted-anode lateral insulated gate bipolar transistor) which eliminates the snapback effectively is proposed and verified by numerical simulation. The elimination of the snapback in I-V characteristics is obtained by initiating the hole injection at low anode voltage by employing a dual gate and a floating electrode in the proposed device. For the proposed device, the snapback phenomenon is completely eliminate, while snapback of conventional SA-LIGBT occurs at anode voltage of 11 V. Also, the drive signals of two gates have same polarity by employing the floating electrode, thereby requiring no additional power supply.

• 대한전기학회논문지:전기물성ㆍ응용부문C
• /
• 제49권2호
• /
• pp.113-115
• /
• 2000

The gradual hole injection LIGBT (GI-LIGBT) which employs the dual gate and the p+ injector, was fabricated for eliminating a negative resistance regime and reducing a forward voltage drop in SA-LIGBT. The elimination of the negative resistance regime is successfully achieved by initiating the hole injection gradually. Furthermore, the experimental results show that the forward voltage drop of GI-LIGBT decreases by lV at the current density of 200 $A/cm^2$, when compared with that of the conventional SA-LIGBT. It is also found that the improvement in the on-state characteristics can be obtained without sacrificing the inherent fast switching characteristics of SA-LIGBT.

• 한국위성정보통신학회논문지
• /
• 제8권4호
• /
• pp.124-129
• /
• 2013

PPS 구조가 삽입된 N형 실리콘 제어 정류기 소자를 마이크로 칩의 고전압 I/O 응용을 위해 연구하였다. 종래의 NSCR_PPS_Std 표준소자는 매우 낮은 스냅백 홀딩 전압을 갖는 전형적인 SCR 특성을 가지고 있어 정상적인 동작 동안 래치업 문제가 나타나는 것으로 보고되고 있다. 그러나 본 연구에서 제안하는 CPS 및 부분적으로 형성된 P-Well(PPW) 구조를 갖는 변형된 NSCR_PPS_CPS_PPW 소자는 높은 래치업 면역과 트리거링 전압의 조절이 용이한 안정한 ESD 보호 성능을 나타내어 고전압 동작용 마이크로 칩의 정전기보호 소자로 적용 가능함을 확인하였다.

• 한국위성정보통신학회논문지
• /
• 제11권4호
• /
• pp.21-26
• /
• 2016

PPS 소자가 삽입된 N형 실리콘 제어 정류기(NSCR_PPS) 소자에서 채널차단영역의 이온주입 변화가 정전기 보호 성능에 미치는 영향을 연구하였다. 종래의 NSCR 표준소자는 on 저항, 스냅백 홀딩 전압 및 열적 브레이크다운 전압이 너무 낮아 마이크로칩의 정전기보호소자로 적용이 어려웠다. 그러나 본 연구에서 제안하는 채널 차단 영역의 이온주입 조건을 변화시켜 각각 변형설계된 소자에서는 채널 차단 이온주입이 정전기 보호성능의 향상에 영향을 주는 중요한 파라미터였으며, CPS_PDr+HNF 구조의 변형소자는 정전기보호소자의 설계창을 만족시키는 향상된 정전기보호성능을 나타내어 고전압 동작용 마이크로 칩의 정전기보호 소자로 적용 가능함을 확인하였다.

• 한국위성정보통신학회논문지
• /
• 제9권2호
• /
• pp.12-17
• /
• 2014

본 논문에서는 고전압에서 동작하는 마이크로칩의 안정하고 튼튼한 정전기 보호 성능을 구현하기 위해 이중 극성 소오스를 갖는 DPS_EDNMOS 변형소자가 제안되었다. 제안된 DPS는 N+ 소오스로 부터 전자 풍부 영역이 측면 확산되는 것을 방지하기 위해 N+ 소오스 측에 P+ 확산층을 의도적으로 삽입한 구조이다. 시뮬레이션 결과에 의하면 삽입된 P+ 확산층은 고전자 주입에 의해 발생하는 깊은 전자채널의 형성을 효과적으로 막아주고 있음을 알 수 있었다. 따라서 종래의 EDNMOS 표준소자에서 문제시 되었던 더블 스냅백 현상을 해결할 수 있었다.

• 한국위성정보통신학회논문지
• /
• 제9권4호
• /
• pp.63-68
• /
• 2014

PPS 구조를 갖는 N형 실리콘 제어 정류기 소자에서 부분웰 구조가 정전기 보호 성능에 미치는 영향을 고찰하였다. 종래의 NSCR 표준소자는 온-상태 저항, 스냅백 홀딩 전압 및 열적 브레이크다운 전압이 너무 낮아 정전기 보호소자의 필요조건을 만족시키지 못해 적용이 어려웠으나, 본 연구에서 제안하는 부분웰 구조를 갖도록 변형 설계된 NSCR-PPS 소자는 안정한 정전기보호 성능을 나타내어 고전압 동작용 마이크로 칩의 정전기보호 소자로 적용 가능함을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제46권1호
• /
• pp.1-6
• /
• 2009

고전압 소자에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 ESD(ElecroStatic Discharge) 파워클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 스택 바이폴라 소자를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 유지 전압이 구동전압 보다 높으므로 래치업 문제가 발생하지 않으면서, 기존의 다이오드를 사용한 고전압 파워클램프에 비해 면적이 작으며, 내구성 측면에서 800% 성능향상이 있게 되었다. 제안된 구조는 $0.35{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작되었으며, TLP(Transmission Line Pulse) 장비로 웨이퍼-레벨 측정을 하였다.