Effects on the ESD Protection Performance of PPS(PMOS Pass Structure) Embedded N-type Silicon Controlled Rectifier Device with different Partial P-Well Structure

PPS 소자가 삽입된 N형 SCR 소자에서 부분웰 구조가 정전기 보호 성능에 미치는 영향

  • 양준원 (세한대학교 컴퓨터교육과) ;
  • 서용진 (세한대학교 나노정보소재연구소)
  • Received : 2014.10.21
  • Accepted : 2014.11.14
  • Published : 2014.12.31

Abstract

Electrostatic Discharge(ESD) protection performance of PPS(PMOS pass structure) embedded N-type silicon controlled rectifier(NSCR_PPS) device with different partial p-well(PPW) structure was discussed for high voltage I/O applications. A conventional NSCR_PPS standard device shows typical SCR-like characteristics with low on-resistance, low snapback holding voltage and low thermal breakdown voltage, which may cause latch-up problem during normal operation. However, our proposed NSCR_PPS devices with modified PPW demonstrate the stable ESD protection performance with high latch-up immunity.

PPS 구조를 갖는 N형 실리콘 제어 정류기 소자에서 부분웰 구조가 정전기 보호 성능에 미치는 영향을 고찰하였다. 종래의 NSCR 표준소자는 온-상태 저항, 스냅백 홀딩 전압 및 열적 브레이크다운 전압이 너무 낮아 정전기 보호소자의 필요조건을 만족시키지 못해 적용이 어려웠으나, 본 연구에서 제안하는 부분웰 구조를 갖도록 변형 설계된 NSCR-PPS 소자는 안정한 정전기보호 성능을 나타내어 고전압 동작용 마이크로 칩의 정전기보호 소자로 적용 가능함을 확인하였다.

Keywords

References

  1. 임성빈, 김태윤, 장재웅, "저궤도 위성의 ESD 설계 및 해석도구", 항공우주산업기술동향 제7권 제1호, pp.88-78, 2009.
  2. 양준원, 서용진, "고전압용 LDI 칩의 정전기 보호를 위한 EDNMOS 소자의 특성 개선", 통신위성우주산업연구회논문지, 제7권 제2호, pp.18-24, 2012.
  3. 양준원, 서용진, "CPS 이온주입을 통한 NEDSCR 소자의 정전기 보호 성능 개선", 통신위성우주산업연구회논문지, 제8권 제1호, pp.45-53, 2013.03.
  4. 양준원, 김형호, 서용진, "DDIC 칩의 정전기 보호 소자로 적용되는 EDNMOS 소자의 고전류 특성 및 더블 스냅백 메커니즘분석", 통신위성우주산업연구회논문지, 제8권 제2호, pp.36-43, 2013.06.
  5. 양준원, 서용진, "N형 실리콘 제어 정류기 소자의 구조 변형을 통한 정전기 보호 성능의 향상에 대한 연구, 통신위성우주산업연구회논문지, 제8권 제4호, pp.124-129, 2013.12.
  6. 서용진, 양준원, "DPS(Double Polarity Source) 구조를 갖는 고전압 동작용 EDNMOS 소자의 정전기 보호 성능 개선, 통신위성우주산업연구회논문지, 제9권 제2호, pp.12-17, 2014.06.
  7. 양준원, 서용진, "NESCR 소자에서 정전기 보호 성능 향상을 위한 최적의 p-Well 구조설계", 통신위성우주산업연구회논문지, 제9권 제3호, pp.15-21, 2014.09.
  8. A. Chatterjee and T. Polgreen, "A low-voltage triggering SCR for on-chip ESD protection at output and input pads," IEEE Electron Device Lett., vol.12, pp. 21-22, Jan. 1991. https://doi.org/10.1109/55.75685
  9. M. D. Ker, H. H. Chang, and C. Y. Wu, "A gate-coupled PTLSCR/NTLSCR ESD protection circuit for deep-submicron low voltage CMOS IC's," IEEE J. Solid-State Circuits, vol. 32, pp. 38-51, Jan. 1997. https://doi.org/10.1109/4.553176
  10. C. H. Lai, M. H. Liu, S. Su, T. C. Lu, and S. Pan, "A novel gate coupled SCR ESD protection structure with high latchup immunity for high-speed I/O pad," IEEE Electron Device Lett., vol. 25, pp. 328-330, May 2004. https://doi.org/10.1109/LED.2004.826529