• Journal of Digital Contents Society
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• v.15 no.3
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• pp.433-438
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• 2014

In this paper, we proposed the low power algorithm consider the battery and the task. The proposed algorithm setting the power consumption of unit time consider the capacity of the battery and the target time. Calculate the power consumption of all tasks. Calculate the average power consumption by the task have maximum power consumption and the task have minimum power consumption. Recalculate average power consumption consider the unit time of task. Compare calculated average power consumption and average power consumption of task. Compared results, low power algorithm processing the average power consumption less than or equal calculated power consumption of task. Low-power algorithm is greater than the average power consumption of the task to perform targeted tasks. Low-power processors and the task by dividing the power consumption of the device in large part for the low-power consumption is performed. Experiments [6] were compared with the results of the power consumption. The experimental results [6] is reduced power consumption than the efficiency of the algorithm has been demonstrated.

• Journal of Digital Contents Society
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• v.14 no.1
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• pp.59-64
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• 2013

In this paper, we proposed low power algorithm for a task. The task means the inside of a necessary processor and external resources to work accomplishment of a system. Each task analyzes a life time and a number of called for implement a low power circuit. First of all, reduce power consumption of a task have maximum power consumption for low power circuit implementation. Therefore, first selecting a task had maximum power consumption. The task had a maximum power consumption ranking consider a life time and a number of called for each task. While a life time of task is long, top priority ranking to decrease power consumption to the task that the number of call generates the power consumption how a disguise is large in case of a lot of task becomes. Frequency decision to have minimum power consumption, and decrease power consumption all the circuit by a change of frequency of the task which the minimum task that a wasting past record is the maximum becomes. Also, keep continuously minimum power consumption, with every effort task until last life time in opening life time, and decrease gets total power consumption. Experiments results show reduction in the power consumption by 5.43% comparing with that [7] algorithm.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.10A
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• pp.1737-1745
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• 2001

최근의 전자업계의 동향을 살펴보면, 휴대 가능한 제품의 요구가 증대되고, 고 집적화 됨에 따라 제품의 크기와 동작속도 뿐만 아니라, 소모하는 전력의 양이 큰 문제로 대두되었다. 더욱이 휴대 장비에서는 전지의 양이 제한되어 있기 때문에, 소모 전력을 줄이는 것은 중요한 문제이다. 휴대 장비가 아니라고 해도, 높은 전력소모를 보이는 제품은 안정된 동작을 위해 값비싼 냉각장치 등을 필요로 한다. 이와 같이 전력소모를 줄이거나 예측할 수 있는 CAD tool에 대한 개발이 시급한 상황이다. 이제까지의 업계의 경향은 물리적 단계의 소모전력을 분석하는 tool의 개발 쪽에 한정되어 있었다. 하지만 이러한 하위 단계에서의 tool은 제품 생산 직전의 단계에서 이루어짐으로, 제품이 원하는 규격에 맞지 않을 경우, 재생산의 비용과 시간의 손실이 크다. 따라서 보다 상위 단계에서의 소모전력 예측 tool의 필요가 증가하고 있다. 본 논문에서는 이러한 기대에 발맞춰 gate 단계에서 소모전력을 예측할 수 있는 알고리즘을 제안하였다. 제안한 알고리즘은 입력 신호와의 의존성을 줄이기 위해 확률을 이용한 방법을 기초로 하였으며, 알고리즘의 정확성을 입증하기 위해 시스템을 설계, HSPICE를 이용한 시뮬레이션 결과와 비교하였다. 본 논문에서 제한한 알고리즘을 이용하여, 널리 알려진 시스템(ISCAS 85, ISCAS 89)의 소모전력을 예측한 결과, 시뮬레이션을 통해 얻은 결과와 비교해 봤을 때, 10% 이내의 오차 한도를 가진 것으로 분석되었다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.48-50
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• 2000

저전력 시스템 설계를 위해서는 시스템의 전력 소모가 얼마나 되는지 알아내는 연구가 뒷받침되어야 한다. 본 논문은 디바이스 수준의 전력 소모를 매 사이클 단위로 정확하게 측정하는 측정회로를 이용하여 전력 소모를 측정하는 측정 시스템 구조를 소개한다. 본 논문에서 구현하는 사이클 단위 전력 소모 시스템은 각각의 구성요소를 기능별로 모듈화시키고 여러 사용자가 하나의 전력 소모 측정 시스템을 공유해서 사용할 수 있도록 하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2011.06b
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• pp.366-367
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• 2011

오늘날 컴퓨터 시스템에서 중요하게 생각하는 분야 중 하나가 저전력이다. SSD는 기계적인 요소가 없어서 충격에 강하고 랜덤 읽기, 쓰기 성능이 HDD에 비해 좋아 HDD를 대체할 새로운 저장 장치로 여겨지고 있다. 또한 소모 전력도 HDD에 비해 작을 것으로 예측했다. 하지만 실제 소모량은 HDD와 크게 차이 나지 않았다. SSD의 소모 전력이 커진 원인을 파악하기 위해 SSD의 구성 요소를 파악하고 각 요소의 소모량을 시뮬레이터를 이용하여 분석했다. SSD의 전력 소모는 Flash Memory Controller, DRAM, NAND Flash 의 소모량이 90% 이상을 차지했다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.9
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• pp.1851-1857
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• 2009

In this paper, reuse module generation algorithm consider the power consumption for FPGA technology mapping is proposed. To proposed algorithm is RT library generating algorithm consider power consumption for reuse module using FPGA technology mapping. In the first, selected FPGA for power consumption calculation. Technology mapping process have minimum total power consumption consider LUT's constraint in selected FPGA. A circuit into device by selected proper modules of allocation result for power consumption constraint using data.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.355-357
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• 2006

반도체 공정의 발달로 인해 하나의 칩에 많은 양의 소자를 넣는 것이 가능해지면서 상대적으로 넓어진 공간에서 캐시 메모리가 차지하는 공간의 비중이 증가하고 있다. 상대적으로 비중이 커진 캐시 메모리는 CPU가 소모하는 전력의 50%에 상당하는 전력을 소모하는 등 시스템의 성능뿐만 아니라 전력 소모에도 큰 영향을 주고 있다. 현재 시스템 성능 향상과 전력 소모 절감을 위하여 캐시 메모리의 논리적 구조를 개선하기 위한 많은 연구가 진행 중이다. 본 논문에서는 다양한 용도로 사용되는 범용 시스템이 아닌 특정 응용분야에 최적화되어 사용되는 소규모 임베디드 시스템에 적합한 직접사상캐시를 위한 재구성 가능한 백업캐시를 제안하려고 한다. 제안하는 백업 캐시는 특정 레지스터 값을 이용해서 백업캐시를 재구성 가능하게 하여 응용분야에 따라 직접사상캐시의 성능 향상과 전력소모를 절감하도록 하여 시스템의 성능향상과 전력소모를 절감시키는 역할을 할 것이다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.11 no.12
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• pp.2306-2310
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• 2007

In this paper, reuse module generation algorithm consider the power consumption for FPGA technology mapping is proposed. To proposed algorithm is RT library generating algorithm, consider power consumption for reuse module using FPGA technology mapping. In the first, selected FPGA for power consumption calculation. Technology mapping process have minimum total power consumption consider LUT's constraint in selected FPGA. A circuit into device by selected proper modules of allocation result for power consumption constraint using data.

• Proceedings of the Korean Society of Computer Information Conference
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• 2008.06a
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• pp.25-31
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• 2008

본논문에서는이동형통신시스템의프로세서에대한최소전력소모를위한주파수선택알고리즘을제안하였다. 제안한 방법은 클럭 게이팅 방법을 이용하여 저전력 프로세서를 설계한다. 클럭 게이팅 방법은 내장된 클럭 블록을 이용하여 주 클럭을 제어함으로서 전력 낭비를 개선시킨다. 설계 방법은 프로세서에 대해 동적 전력을 고려하여 소모 전력을 비교하고, 설계된 프로세서에 대해 에너지 이득과 소모를 고려하여 주파수를 결정한다. 또한, 슬랙시간을 이용하여 프로세서의 속도를 낮추어 소모 전력을 감소시킨다. 이러한 기술은 클럭 게이팅 방법과 에너지, 슬랙 시간을 이용하여 이동형 시스템의사용 시간이 개선하였다. 실험결과 제안한 알고리즘은 알고리즘을 적용하지 않은 이동형 시스템의 프로세서에 비해 평균 전력이 4% 감소되었다.

• Journal of Convergence Society for SMB
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• v.2 no.2
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• pp.13-19
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• 2012

Various quality requirements have increased in developing embedded systems. One of those requirements in mobile embedded system is to reduce energy consumption because of limited power supply. Especially as the complexity of embedded software is increased, the interests of the software energy consumption analysis is also increased. In recent years, some studies has been carried out model-based analysis because it can be able to reflect energy consumption requirements in design phase. In this paper, we proposes a model-based energy analysis technique using SysML parametric diagram. The proposed technique designs software activity model using characteristics of parametric diagram, and then energy consumption value by the execution of the model is derived. Our technique has merit that can perform tradeoffs analysis for energy quality property between different implementations.