• 한국통신학회논문지
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• 제31권12A호
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• pp.1182-1188
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• 2006

적응 변조 OFDM(Orthogonal Frequency Division Multiplexing) 전송 기법은 각 부반송파의 채널 상태에 따라 변조방식을 적절히 변화시켜 무선 채널의 다중 경로 페이딩에 의해 의한 영향을 최소화하여 시스템의 성능을 증가시키는 방식이다. 시스템이 적응적으로 전송하기위해서는 단말기에서 각 부반송파(subcarrier)별 채널 상태 정보 (Channel State Information : CSI)를 되먹임 채널을 통해 실시간으로 기지국으로 전송해 주어야한다. 하지만, 단말기에서 데이터를 처리할 때 걸리는 시간과, 단말기에서 기지국으로 CSI를 되먹임(feedback) 할 때 걸리는 시간으로 인한 되먹임 지연(feedback delay) d가 발생하게 된다. 이 되먹임 지연은 CSI 정보의 불일치를 발생시켜 적응 OFDM 시스템의 성능저하를 일으킨다. 본 논문에서는 CSI의 되먹임 지연 $d(\geq2)$를 적절히 보상하는 주파수 축 멀티 스탭 채널 예측기를 제안하고 이를 적응 전송 OFDM 시스템에 적용하고 모의실험을 통하여 기존의 OFDM 시스템, 기존의 채널 예측방식과의 성능을 MSE(mean square error), 비트오율(bit error rate : BER) 및 채널용량을 바탕으로 비교한다.

• 한국통신학회논문지
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• 제33권11A호
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• pp.1124-1131
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• 2008

본 논문에서는 MIMO-OFDM 기반의 차세대 무선 LAN(Local Area Network) 시스템, IEEE 802.11n 드래프트 표준의 시간 동기화 구조의 알고리즘과 하드웨어 구조를 제안한다. 제안된 시간 동기화 구조는 일반적인 대략추정과 상세추정 과정으로 이루어져 있고 자기 상관기를 이용하여 구현하였고, 대략추정에서는 자기상관함수의 최대치에서 발생하는 평탄면 문제를 해결하기 위해 슬라이딩 윈도우를 사용하였고, 상세추정을 위해서는 긴 훈련 심볼(L-LTS)의 공액복소수 대칭특성을 이용하여 연산구조를 단순화하였다. 또한, 제안된 구조에서는 기존의 시간 동기에서 필요한 상호상관이 쓰이지 않았기 때문에 곱셈 연산량이 감소되며 하드웨어 복잡도를 감소시키기 위해서 복소수 곱셈기를 부호비트만으로 양자화하여 사용하였다. 시뮬레이션 결과에 따라, 제안된 시간 동기화 구조는 기존의 알고리즘보다 시간 동기화 실패 확률이 감소함을 확인하였고, 추후 IEEE 802.11n 표준의 주파수 동기 구조와 쉽게 결합될 수 있다는 장점이 있다.

• 정보처리학회논문지A
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• 제18A권6호
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• pp.249-254
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• 2011

본 논문은 H.264 움직임 예측을 위해 휘도 성분과 색차 성분의 부화소를 생성하는 효율적인 부화소 보간기 회로 설계에 대해 기술한다. 제안된 구조를 기반으로 한 회로는 보간 연산을 위해 입력 데이터를 버퍼링하지 않고 수평, 수직, 대각선의 부화소 보간을 병렬로 처리한다. 휘도성분에 대한 1/2 화소, 1/4 화소 보간과 색차 성분에 대한 1/8 화소 보간을 동시에 처리하여 회로 성능을 더욱 개선하였다. 회로 크기를 줄이기 위해 본 논문에서는 병렬로 보간 연산을 처리하는데 필요한 모든 중간 데이터를 레지스터 대신 내부 SRAM에 저장하였다. 제안된 구조를 레지스터 전달 수준의 회로로 기술하였고, FPGA 보드에서 동작을 검증하였다. 또한 구현된 회로를 130nm CMOS 표준 셀 라이브러리를 이용하여 게이트 수준의 회로로 합성하였다. 합성된 회로의 크기는 20,674 게이트이고 최대 동작 주파수는 244MHz이다. 회로에 사용된 SPSRAM의 전체 크기는 3,232 비트이다. 구현된 회로는 논리 게이트와 SRAM을 포함하여 다른 논문에서 제안한 회로에 비해 크기가 작고 성능도 우수하다.

• 대한전자공학회논문지TC
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• 제37권2호
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• pp.17-23
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• 2000

ATM을 기반으로 하는 멀티미디어 서비스 망의 확장과 이동 통신 사용자들의 멀티미디어 서비스에 대한 요구가 증가하면서 광대역 통신망을 무선영역으로 확장하려는 많은 연구가 진행되고 있다. 그러나 무선망에서는 광섬유를 기반으로 하는 유선망과 달리 무선 링크는 비트 에러율이 높고 한정된 주파수 대역을 다수의 사용자가 공유하는 특성을 나타낸다. 따라서 멀티미디어 서비스를 신뢰성 있게 제공하기 위해서는 보다 강력한 오류 정정 기법과 한정된 무선 자원을 효율적으로 사용하기 위한 매체 접속 제어 방법이 필요하다. 본 논문에서는 예약 요청 시에 발생하는 충돌 상황에 효과적으로 대처하기 위해 미니슬롯을 사용하고, 그 수를 이전 프레임에서의 충돌 상황에 따라 슬롯 단위로 가변적으로 운영하여 대역 효율을 높일 수 있는 TDMA 기반의 MAC 프레임 구조를 제안하고, 다양한 ATM 트래픽을 위한 동적 대역할당 알고리즘을 적용하여 채널 이용률, 호 블록킹률, 셀 전송지연 등에 대한 시뮬레이션 결과를 통해 제시한 매체 접속 제어 프로토콜의 성능을 평가하였다.

• 전자공학회논문지C
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• 제36C권5호
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• pp.57-66
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• 1999

본 논문에서는 50 MHz 수준의 고속 신호 샘플링을 위해 정착시간 최소화 기법을 적용한 12 비트 50 MHz CMOS A/D 변환기(analon-to-digital-converter : ADC) 회로를 제안한다. 제안하는 ADC는 0.35㎛ double-poly five-metal n-well CMOS 공정을 사용하여 설계 및 레이아웃되었으며, 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 다단 파이프라인 구조가 적용되었다. 기존의 파이프라인 구조를 가진 ADC의 경우, 동작속도를 제한하는 결정적인 회로 불럭은 잔류전압 증폭기이나, 제안하는 정착 시간 최소화 기법은 이러한 잔류전압 증폭기의 동작 전류 제어를 통해 정착시간 단축 및 출력신호의 불규칙성을 최소한으로 줄인다. 3 V 전원전압에서 50 MHz 클럭 주파수를 사용하여 모의실험한 결과, 입출력단을 포함한 전체 ADC는 197mW의 전력소모를 나타내었고, 입출력단의 패드를 포함한 전체 칩면적은 3.2mm×3.6mm이다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.8-15
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• 2007

본 논문은 소형.저전력 환경에 적합하게 개발된 HIGHT 블록 암호 알고리즘의 소형?저전력화된 하드웨어 구조를 제안하고 성능을 분석한다. HIGHT 알고리즘은 일반화된 Feistel 구조의 변형된 형태를 취하고 있다. 설계된 HIGHT는 암.복호화 기능을 내장하고 있으며 소형 설계를 위하여 모든 변환 과정이 하나의 블록으로 설계되어 중복된 부분을 최소화 하였다. 성능 향상을 위하여 32비트 서브키를 1 클럭에 출력되게 하였다. 제안된 암호 회로를 Hynix $0.25-{\mu}m$ 표준 CMOS 공정에 적용한 결과, 2,658 EG의 회로 크기를 가진다. 그리고 2.5V 동작 전원과 100kHz의 클럭 주파수로 동작시켰을 경우의 $10.88{\mu}W$의 소비 전력 특성을 나타냈다. 본 논문에서 제안된 HIGHT 암호 회로는 수동형 RFID 태그나 스마트 IC 카드와 같은 소형.저전력의 회로에 적용 가능하다.

• 전자공학회논문지
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• 제50권7호
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• pp.292-299
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• 2013

본 논문에서는 IEEE 802.15.3 Medium Access Control Layer(MAC)와 UWB PHY(Physical Layer)의 기반에서 유/무선 통신이 가능한 동축 케이블 기반의 데이터 전송 시스템을 설계하고 구현하였다. 구현된 시스템은 가정용 동축 케이블(Coaxial Cable)이나 광동축 혼합망(Hybrid Fiber Coax) 기반에서 기가비트(Gigabit) 전송률로 양방향 데이터 전송이 가능하다. 본 동 축케이블 기반의 송수신 시스템은 가정이나 사무실의 $75{\Omega}$ 동축 케이블로 명령, 제어 그리고 데이터가 송수신 된다. 구현된 시스템은 중심 주파수 4GHz에서 1.33GHz의 대역폭으로 동작하며, BPSK를 사용하여 채널 전력의 ${\pm}15dBm$으로 심벌을 송신한다. 개발된 시스템을 일반적인 가정환경 내에서의 실험 조건으로 최대 3개의 CATV RF 분배기를 통해 동작함을 확인하였다.

• 전자공학회논문지
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• 제50권2호
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• pp.122-133
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• 2013

올-디지털 위상 고정 루프에 사용되는 고해상도 위상-디지털 변환기 설계에 있어서, 위상-주파수 검출기와 시간-디지털 변환기로 이루어진 위상-디지털 변환기에 활용될 수 있는 간단한 구조의 아비터 기반 위상 결정 회로를 제안한다. 제안한 위상 결정 회로는 기존에 개발된 위상 결정 회로보다 적은 전력소모와 보다 작은 입력-출력 지연 시간을 가지면서도 두 펄스 사이의 매우 작은 위상 차이도 구별할 수 있다. 제안한 위상 결정 회로는 130um CMOS 공정을 사용하여 구현되었고, 트랜지스터 레벨에서 시뮬레이션으로 검증되었다. 제안한 위상 결정 회로를 이용한 오프셋과 데드존이 없는 5비트의 위상-디지털 변환기도 검증되었다. 또한 배수주기 고정 문제가 없고 위상 오프셋이 매우 적은 지연 고정 루프를 제안하였다. 제안한 지연 고정 루프는 위상-디지털 변환기의 해상도를 PVT 변화에 무관하게 항상 원하는 대로 정확히 고정시키는 용도로 활용된다.

• 한국통신학회논문지
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• 제24권12B호
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• pp.2407-2414
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• 1999

본 논문에서는 WDCT(Warped Discrete Cosine Transform)의 개념에 대해서 소개하고 이의 응용분야로서 WDCT를 이용한 영상 압축 알고리듬을 제시한다. WDCT는 기존의 일반적인 DCT와 주파수 특성이 하나의 파라미터로 조절되는 IIR(infinte impulse response) 전대역 통과 필터(all-pass filter)를 직렬로 연결한 변환이다. 제시된 영상 압축 알고리듬에서는 필터의파라미터가 미리 정의된 범위 내에서 조절되도록 한다. 각 영상의 블록에 대해서 주어진 범위 내에서 가장 좋은 파라미터가 선정되면 이를 이용한 WDCT의 결과와 이 파라미터를 디코더로 전송한다. 본 논문에서는 IIR 전대역 통과 필터링 과정을 하나의 행렬로 대체하거나 DCT를 필터뱅크로 보아 IIR 필터와 DCT의 결합을 일반적인 DCT와 마찬가지로 하나의 행렬로 표현하였다. 따라서 주어진 파라미터에 따라 각각 다른 새로운 WDCT 행렬을 정의할 수 있으므로 WDCT의 결과는 행렬과 벡터의 곱으로 얻어진다. WDCT를 이용한 영상 압축의 결과는 높은 비트율과 고주파 성분이 많은 영상에 대하여 DCT의 성능보다 우수함을 알 수 있었다.

• 한국전자파학회논문지
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• 제7권4호
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• pp.300-309
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• 1996

뇌방전에 의해 방사되는 전계와 자계의 세기는 시변성으로 세기도 대단히 크게 변화하며, 최신의 전자기기에 관련한 전자계 양립성에 대한 과제 중의 하나가 직격뢰뿐만 아니라 근접뢰에 의해 발생하는 과도전압에 대한 효율적이고 경제적인 보호에 관한 것이다. 본 논문에서는 뇌전자계 임펼스파형에 관한 상세한 정보를 얻기 위해서 1995년의 여름에 발생한 뇌방전에 의해 방사된 전계와 자계를 고속전계센서와 루프형 자계센서로 측정한 파형과 이들의 특성을 분석한 결과를 기술 하였다. 전계와 자계의 신호는 12비트의 분해능과 5000포인트의 기억용량을 가지는 기록장치를 이용하여 200 ns 의 시간간격으로 생플링되어 연속적으로 기록하였다. 귀환뇌격시에 방사된 전계와 자계의 파형은 운내방전의 전계와 자계파형과는 매우 달랐다. SOkm이상의 거리 에서 발생한 운내뇌방전에 의해 방사된 자계파형은 전계파형과 거의 일치하였다. 또한 뇌방전에 의해 방사되는 전계와 자계의 주요 주파수 성분은 수 kHz에서 수백 kHz의 범위를 갖는 것으로 나타났다.