A High-Speed CMOS A/D Converter Using an Acquistition-Time Minimization Technique)

정착시간 최소화 기법을 적용한 고속 CMOS A/D 변환기 설계

This paper describes a 12b, 50 Msample/s CMOS AID converter using an acquisition-time minimization technique for the high-speed sampling rate of 50 MHz level. The proposed ADC is implemented in a $0.35\mu\textrm{m}$ double-poly five-metal n-well CMOS technology and adopts a typical multi-step pipelined architecture to optimize sampling rate, resolution, and chip area. The speed limitation of conventional pipelined ADCs comes from the finite bandwidth and resulting speed of residue amplifiers. The proposed acquisition-time minimization technique reduces the acquisition time of residue amplifiers and makes the waveform of amplifier outputs smooth by controlling the operating current of residue amplifiers. The simulated power consumption of the proposed ADC is 197 mW at 3 V with a 50 MHz sampling rate. The chip size including pads is $3.2mm\times3.6mm$.

본 논문에서는 50 MHz 수준의 고속 신호 샘플링을 위해 정착시간 최소화 기법을 적용한 12 비트 50 MHz CMOS A/D 변환기(analon-to-digital-converter : ADC) 회로를 제안한다. 제안하는 ADC는 0.35㎛ double-poly five-metal n-well CMOS 공정을 사용하여 설계 및 레이아웃되었으며, 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 다단 파이프라인 구조가 적용되었다. 기존의 파이프라인 구조를 가진 ADC의 경우, 동작속도를 제한하는 결정적인 회로 불럭은 잔류전압 증폭기이나, 제안하는 정착 시간 최소화 기법은 이러한 잔류전압 증폭기의 동작 전류 제어를 통해 정착시간 단축 및 출력신호의 불규칙성을 최소한으로 줄인다. 3 V 전원전압에서 50 MHz 클럭 주파수를 사용하여 모의실험한 결과, 입출력단을 포함한 전체 ADC는 197mW의 전력소모를 나타내었고, 입출력단의 패드를 포함한 전체 칩면적은 3.2mm×3.6mm이다.