• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2005년도 춘계종합학술대회
• /
• pp.1038-1041
• /
• 2005

현재 SoC 설계에 사용되는 많은 IP들은 대부분 이들이 연결되는 버스 클럭과 주파수가 서로 다른 클럭을 사용하며 이를 위해서는 비동기 FIFO가 필수적이다. 그러나 아직 많은 수의 비동기 FIFO가 잘못 설계되고 있으며 이에 따른 비용이 심각하다. 이에 본 논문에서는 레지스터 기반의 비동기 FIFO를 유효비트를 사용하여 설계함으로써 비동기 회로에서 발생하는 metastability를 없애고 비동기 카운터의 오류를 수정함으로써 비동기 클럭들 사이에서 안전하게 데이터를 전송할 수 있는 FIFO 구조를 제안한다. 또한 이 FIFO 구조의 HDL 기술을 바탕으로 합성하여 다른 방식의 FIFO 설계 방식과 비교 평가한다.

• 한국정보과학회논문지:시스템및이론
• /
• 제27권2호
• /
• pp.216-226
• /
• 2000

본 논문에서는 시간 제한 조건을 가진 신호 전이 그래프로부터 바동기 회로를 합성하는 방법을 기술한다. 이 방법에서는 기존의 방법과는 달랴 상태 그래프를 생성하지 않고 신호 전이 그래프로부터 직접 신호 전이들간의 관계를 구하여 비동기 회로를 합성한다. 본 논문의 합성 과정에서는 먼저 타이밍 분석을 통하여 임의의 두 신호 전이 사이에 시간 제한 조건 내에서 병렬 관계와 인과 관계가 있는지를 구 한다. 그 다음에는 이들 관계들로부터 우선 순위 그래프를 생성하고 이 그래프 상에서 경로들을 구함으로써 해저드가 없는 회로를 생성한다. 실험 결과에 의하면 본 논문에서 제안한 합성 방법은 상태 수가 많은 회로에 대해서 현저하게 합성 시간을 단축시킬 수 있을 뿐만 아니라 기존의 합성 방법과 비교하여 거의 같은 면적의 회로를 합성한다.

• 한국산업정보학회논문지
• /
• 제17권4호
• /
• pp.17-23
• /
• 2012

초저전력 설계나 에너지 수확 활용은 동적 전력과 정적 전력 사이의 균형을 이루는 점에 근접하는 문턱전압이하의 매우 낮은 전압에서 작동하는 디지털 시스템을 요구한다. 이런 동작 모드에서 일반적인 논리회로의 지연 변화는 매우 크게 된다. 따라서, 본 논문에서 MOSFET 나노 공정기술에서 전력소비를 줄이면서 여러 가지 공정 변이의 영향을 받지 않는 비동기 방식의 NCL (Null conventional logic)을 사용한 저전력 논리회로 설계 방법을 제안하고자 한다. 제안된 NCL 회로는 45nm의 공정기술에서 0.4V의 공급전압을 사용하였고, 각 NCL회로는 속도와 전력에 의해서 일반적인 동기식 회로와 비교되었다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (3)
• /
• pp.37-39
• /
• 2001

본 논문은 여러 가지 데이터 압축 표준에서 채택하고 있는 이차원 이산 여현 변환과 그 역 변환 (DCT/IDCT)를 위한 효율적인 비동기식 행렬 벡터 곱셈기를 설계하였다. 본 논문에서 제안되어진 곱셈기는 일반적으로 DCT/IDCT의 입력 데이터가 대부분 zero입력이거나 또는 작은 비트수로 표현 가능하다는 점을 이용하여 저전력 고성능 동작을 구현할 수 있도록 설계하였다. 비동기식 설계 방식을 채택하여 Zero입력일 경우 곱셈과정을 생략하고, 정적 회로에 기초한 특정 계산 완료 인지 방식(Speculative Completion Sensing)와 비트 분할된 곱셈기를 이용하여 입력 비트 슬라이스에 대해 동적으로 회로의 계산부분을 활성화/비활성화를 동작을 할 수 있도록 설계되어졌다.

• 전자공학회논문지
• /
• 제51권8호
• /
• pp.139-147
• /
• 2014

이번 연구에서는 병렬 결합된 두 개의 비동기 순차 머신에 대한 교정 제어 문제를 다룬다. 각 비동기 머신은 동일한 외부입력을 받아 서로 독립적인 상태 천이 특성을 보인다. 본 논문에서는 한 개의 교정 제어기만을 이용하여 두 개의 비동기 머신의 폐루프 시스템 동작을 각각의 기준 모델의 동작과 일치시키도록 하는 제어 방법을 제안한다. 본 방법은 교정 제어기 두 개를 사용해야 하는 기존 방법에 비해 제어기 크기 및 계산량을 줄일 수 있다. 본 논문에서는 대상 비동기 머신이 입력/상태 유형이라고 설정하고 상태 피드백 교정 제어기가 존재할 조건과 설계 과정을 제시한다. 또 예제 시스템을 통하여 제안된 기법의 적용 과정을 기술한다.

• 대한전자공학회논문지SD
• /
• 제40권5호
• /
• pp.321-334
• /
• 2003

GALS(Globally-Asynchronous Locally-Synchronous) 시스템은 대규모의 칩 설계 시에 설계의 용이성과 신뢰성을 확보할 수 있는 구조로 주목 받고 있다. 본 논문에서는 GALS 시스템에 필수적인 비동기 접속장치를 제안한다. 접속 장치는 크게 센더 모듈과 리시버 모듈로 구성되어 있으며, 센더 모듈에서는 부분적으로 내부 클록과는 무관하게 데이터 전송이 가능하다. 0.25um 공정의 게이트 레벨 표준 셀 라이브러리를 사용하여 설계하였고, 성능 향상 정도를 시뮬레이션을 통하여 예측할 수 있었다. 마지막으로, 접속장치를 장착한 GALS 구조의 예제 회로를 설계하여 올바르게 동작함을 확인하였다.

• 전자공학회논문지
• /
• 제53권7호
• /
• pp.103-109
• /
• 2016

비동기 순차 머신을 위한 교정 제어는 이미 설계된 비동기 순차 머신의 오동작이나 머신에서 발생하는 고장의 영향을 없애는 새로운 제어 기법이다. 본 논문에서는 비동기 순차 머신 교정 제어 시스템의 입력단에서 일어나는 고장을 탐지하고 극복하는 방법을 제안한다. 교정 제어기는 제어 대상 머신의 입력단에서 일어나는 고장을 탐지할 수 있으나 외부 입력단에서 발생하는 고장은 알지 못한다. 이번 연구에서는 비동기 순차 머신을 사용하는 외부 운용자(operator)가 상태 피드백을 받아서 고장을 발견한 후 제어기에게 고장 극복 동작을 명령하는 방식으로 외부 입력단의 고장을 위한 내고장성 제어 기법을 완성한다.

• 전자공학회논문지SC
• /
• 제47권5호
• /
• pp.9-17
• /
• 2010

교정 제어는 비동기 순차 머신의 안정 상태 동작을 원하는 목적에 맞게 바꾸어주는 역할을 한다. 본 논문에서는 교정 제어를 이용하여 영구 고장이 존재하는 비동기 순차 머신의 고장 극복 기법을 제안한다. 비동기 순차 머신에서 영구 고장이 발생하면 머신은 원래 상태로 영원히 회복되지 못하고 제한된 상태 집합 내에서만 동작하게 된다. 하지만 비동기 순차 머신이 줄어든 작동 범위 안에서도 정상적인 동작을 계속할 수 있는 여유도를 가지고 있다면 교정 제어 기법을 이용하여 고장 극복 문제를 해결할 수 있다. 본 논문에서는 영구 고장을 탐지할 수 있는 조건과 함께 고장 극복 문제를 푸는 교정 제어기가 존재할 필요충분조건을 밝힌다. 또한 사례 연구를 통해서 제안된 제어기의 설계 과정을 예시한다.

• 정보처리학회논문지A
• /
• 제9A권3호
• /
• pp.351-362
• /
• 2002

신호전이그래프는 비동기식 유한상태기와 더불어 신호수준에서 비동기식 제어회로의 사양을 기술하기 위하여 사용되는 가장 대표적인 사양 기술언어이다. 그러나 신호전이그래프는 설계자에게 친숙한 사양기술언어가 아니며, 결과적으로 비동기식 시스템의 설계자가 목적시스템의 비동기식 제어부를 구성하는 수∼수십개의 비동기식 제어회로에 대한 신호전이그래프를 일일이 고안하고 기술하는 것은 매우 힘들고 시간소모적인 일이다. 본 논문에서는 최근에 제안된 프로세스 중심방식을 이용하여 신호전이그래프를 자동으로 생성하는 방법을 제안하고자 한다. 특히, 제안된 방법은 신호전이그래프의 자동생성 과정에서 신호전이그래프에 기반한 비동기식 논리합성의 고유한 특성들을 주의 깊게 고려하여 준다. 결과적으로 자동 생성된 신호전이그래프로부터 합성된 비동기식 제어회로는 면적, 합성시간, 성능, 구현성의 측면에서 매우 우수하다.

• 대한전자공학회논문지SD
• /
• 제40권4호
• /
• pp.85-94
• /
• 2003

비동기 설계 기법은 시스템 클럭을 사용하지 않고, 동작이 필요한 모듈만 활성화시켜 전력 및 성능면에서 동기식 설계 기법에 비해 높은 성능을 갖는다. 본 논문은 임베디드 컨트롤러인 Intel 80csl과 완전한 명령어 호환성을 갖고, 비동기식 파이프라인 구조로 최적화된 A8051 아키텍쳐를 제안한다. 다양한 어드레싱 모드와 명령어를 제공하는 CISC 명령어 수행 스킴은 동기식 파이프라인 구조에 적합하지 않고 많은 오버헤드를 유발한다. 본 논문에서는 명령어 실행 사이클을 비동기식 파이프라인 수행에 적합하도록 명령어별로 그룹화하고, 동기화 및 다중 실행 사이클로 인한 오버헤드로 발생된 버블을 제거함으로서 최적화하였다. 또한 적합한 분기 처리 기법 및 가변적인 명령어 길이의 처리 방법을 제시함으로서 명령어 수행시 필요한 상태 수를 최소화하고, 명령어 수행의 병렬성을 증가시켰다. 제안된 A8051 아키텍쳐는 Verilog HDL로 설계하여 0.,35㎛ CMOS 공정 표준 셀 라이브러리로 합성하였다. 실험 결과로 A8051은 36㎒ 클럭을 사용하는 인텔 80C51과 다른 비동기 80C51에 비해 약 24배의 성능 향상을 얻었다.