• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.3
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• pp.8-8
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• 2004

본 논문에서는 새로운 interpolation-2 방식의 비교기 구조를 제안하여 칩 면적과 전력 소모를 줄이며 오류정정 회로를 내장하는 6-비트 70㎒ ADC를 설계하였다. Interpolation 비교기를 적용하지 않은 flash ADC의 경우 2n개의 저항과 2n -1개의 비교기가 사용되며 이는 저항의 수와 비교기의 수에 비례하여 많은 전력과 큰 면적을 필요로 하고 있다. 또한, interpolation-4 비교기를 적용한 flash ADC는 면적은 작으나 단조도, SNR, INL, DNL 특성이 떨어진다는 단점이 있었다. 본 논문에서 설계한 interpolation-2 방식의 ADC는 저항, 비교기, 앰프, 래치, 오류정정 회로, 온도계코드 디텍터와 인코더로 구성되며, 32개의 저항과 31개의 비교기를 사용하였다. 제안된 회로는 0.18㎛ CMOS 공정으로 제작되어 3.3V에서 40mW의 전력소모로 interpolation 비교기를 적용하지 않은 flash ADC에 비해 50% 개선되었으며, 칩 면적도 20% 감소되었다. 또한 노이즈에 강한 오류정정 회로가 사용되어 interpolation-4 비교기를 적용한 flash ADC 에 비해 SNR이 75% 개선된 결과를 얻었다.

• Proceedings of the KIEE Conference
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• 2008.09a
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• pp.266-268
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• 2008

신호잡음 제거 및 대역 선택용으로 사용되고 있는 필터의 특성을 보정하기 위한 전압 안정화 회로를 설계하기 위한 방법으로 전류비교 방식의 전압안정화 회로를 설계하였다. 제안된 전류비교 방식의 전압안정화 회로는 부가적인 회로가 추가로 필요하지 않아 칩 면적을 최소화 할 수 있고, 저전력 특성을 만족시키는 전류 비교 방식을 이용하여 원하고자 하는 각각의 채널 선택에 따른 제어 전압을 안정적으로 공급함으로써 주파수 특성을 유지시킬 수 있다. 설계된 전류비교방식을 통하여 전류를 감지 및 비교하여 자동적으로 보상하고 원하는 채널에 따라 각각의 제어 전압을 일정하게 유지될 수 있음을 시뮬레이션 결과를 통하여 확인하였다.

• 전기의세계
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• v.29 no.6
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• pp.354-361
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• 1980

Weil-Dobke 회로 및 2-parameter TRV회로의 문제점을 검토하고 비교적 간단한 네가지의 4-parameter TRV 회로에 대한 기초적인 검토가 이루어졌으나 현단계에서 각 회로에 대한 회로계산등의 적극적인 검토를 할 수는 없었고 앞으로 컴퓨터나 TNA등의 설비를 이용할 수 있을 경우 전반적인 비교검토를 하고 그것을 바탕으로 우리 연구소의 기존 설비를 최대로 활용할 수 있는 회로를 채택하는 것이 바람직하다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.3
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• pp.1-9
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• 2009

In this paper proposed a new method which adaptively eliminates comparator offsets using the threshold voltage shift by the Fowler-Nordheim stress. The method evaluates the sign of comparator offset and gives the FN stress to the stronger MOSFETs of the comparator, leading to offset reduction. We have used an appropriate stressing operation, named 'stress-packet', in order to converge the offset value to zero. We applied the method to the latch-type comparator which is prevalently used for DRAM bitline sense amplifier, and verified through experiments that offsets of the latch-type comparators are nearly eliminated with the stress-packet operations. We also discuss about the reliability issues that must be guaranteed for field application of this method.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.3
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• pp.83-92
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• 2004

In this thesis, a modified interpolation-2 6-bit 70MHz ADC is proposed minimizing chip area and power consumption, which includes an error correction circuit. The conventional flash ADC without interpolation comparators suffers from large chip area and more power consumption due to 2n resistors and 2n-1 comparators. Although the flash ADC with interpolation-4 comparators has small area, SNR, INL and DNL are degraded by comparison with the interpolation -2 comparator. We fabricated the proposed 6-bit ADC with interpolation-2 comparators using 0.18${\mu}{\textrm}{m}$ CMOS process. The ADC is composed of 32-resistors, 31 comparators, amplifiers, latches, error correction circuit, thermometer code detector and encoder As the results, power consumption is reduced to 40mW at 3.3V which is saving about 50% than a flash ADC without interpolation comparators, and area is reduced by 20%. SNR is increased by 75% in comparison with that of a flash ADC with interpolation-4 comparators.

• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.7
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• pp.149-156
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• 2013

This paper presents a hardware edge detector of image signal at pixel level of CMOS image sensor (CIS). The circuit detects edges of an image based on a bump circuit combining with the pixels. The APS converts light into electrical signals and the bump circuit compares the brightness between the target pixel and its neighbor pixels. Each column on CIS 64 by 64 pixels array shares a comparator. The comparator decides a peak level of the target pixel comparing with a reference voltage. The proposed edge detector is implemented using 0.18um CMOS technology. The circuit shows higher fill factor 34% and power dissipation by 0.9uW per pixel at 1.8V supply.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.11 s.353
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• pp.98-104
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• 2006

The conventional burst-mode APC(Automatic Power Control) circuit had an effective structure that was suitable for a low power consumption and a monolithic chip. However, as data rate was increased, it caused errors due to the effect of the zero density. In this paper, we invented a new structured peak-comparator which could compensate the unbalance of the injected currents using double gated MOS and MOS diode. And we proposed a new burst-mode APC adopting it. The new peak-comparator in the proposed APC was very robust to zero density variations maintaining the correct decision point of the current comparison at high data rate. It was also suitable for a low power consumption and a monolithic chip due to lack of large capacitors.

• Proceedings of the KIEE Conference
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• 1998.07f
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• pp.1908-1910
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• 1998

지금 까지 유도 가열용 인버터의 여러 가지 회로 방식이 소개 되었다. 그러나, 회로 방식을 선정 하는데 있어서 설계자의 취향, 또는 종래의 회로을 채택으로 인하여, 각기 다른 출력, 스위치 소자의 정격 전압, 전류, 및 수동 소자의 정격 전압, 전류을 만족하는 회로 선정이 될 수 있는 수식적 모델링, 비교 실험이 부족 하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.10a
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• pp.429-432
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• 2017

In this paper, a full - wave rectifying harvesting circuit with a high-performance comparator is designed. Designed circuits are divided into Negative Voltage Converter and Active Diode stages. The comparator included in the active diode stage is implemented as a 3-stage type and divided into pre-amplification, decision circuit, and output buffer stages. The main purpose of this comparator is to reduce the propagation delay and improve the voltage and power efficiency of the harvesting circuit. The proposed circuit is designed with magna $0.35{\mu}m$ CMOS process and its operation is verified by simulation. The chip area of the designed energy harvesting circuit is $900{\mu}m{\times}712{\mu}m$.

• Proceedings of the Korea Electromagnetic Engineering Society Conference
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• 2001.11a
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• pp.176-179
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• 2001

본 논문에서는 접지면에 스파이럴 형태로 식각된 패턴을 갖는 DGS (Defected Ground Structure) 전송선로가 제시되었다. 제시된 스파이럴 DGS 회로에 대한 새로운 등가회로 모델을 제안하였고 등가회로의 각 파라미터는 EM-시뮬레이션과 DGS의 공진 특성 조건식으로부터 유도하였다. 스파이럴 DGS의 등가회로는 λ/2 단락 전송선로와 병렬로 연결된 인턱터로 구성된 비교적 간단한 구조로 제시되었다. 등가회로의 각 파라미터를 추출하고 기존의 아령 형태의 DGS 회로와 특성을 비교하여 장단점에 따른 그 응용성을 고찰하였다.