• 전자공학회논문지D
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• 제36D권12호
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• pp.37-42
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• 1999

본 논문에서는 차세대 집적회로의 핵심공정으로 부각되고 있는 CMP를 이용한 Cu Damascene 공정을 연구하였다. E-beam lithography, $SiO_2$ CVD 및 RIE, Ti/Cu CVD등의 제반 단위 공정을 연구하였으며, 연구된 단위공정으로 2창의 Cu금속 배선을 제작하였다. CMP 단위공정 연구결과, hend 압력 4 PSI, table 및 head 속도 25rpm, 진동폭 10mm, 슬러리 공급량 40ml/min에서 연마율 4,635 ${\AA}$/min, Cu:$SiO_2$의 선택율 150:1, 평탄도 4.0%를 얻었다. E-beam 및 $SiO_2$ vialine 공정연구결과, 100 ${\mu}C/cm^2$ 도즈와 6분 30초의 현상 및 1분 10초의 에칭시간으로 약 0.18 ${\mu}m\;SiO_2$ via-line을 형성하였다. 연구된 단위공정으로 sub-0.2 ${\mu}$의 Cu 금속라인을 제작하였으며, Cu void 및 Cu의 peeling으로 인한 다층공정시의 문제점과 재현성 향상 방법에 대해 논의하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.269-269
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• 2016

최근, 플렉서블 광전자소자 제작 기술의 눈부신 발전으로, 기존의 평면형 이미지 센서가 가지고 있는 여러가지 한계를 극복하기 위해 곡면형 이미지 센서 제작에 대한 다양한 연구가 진행되고 있다. 리소그래피, 물질 성장, 도포, 에칭 등의 대부분의 반도체 공정은 평면 기판에 기반한 공정 방법으로 곡면 구조의 이미지 센서를 제작하기에는 많은 어려움이 있다. 본 연구에서는 곡면형 이미지 센서의 제작을 위해 곡면 구조 위에서의 직접적인 공정 대신 평면 기판에서 단결정 실리콘을 이용해 전사 인쇄가 가능하고 수축이 가능한 초박막 구조의 이미지 센서를 제작한 후 이를 떼어내는 방식을 이용하였다. 이온 주입 및 건식 식각 공정을 통해 평면 SOI (Silicon on Insulator) 기판 위에 단일 광다이오드 배열 형태의 소자를 제작한 후 수 차례의 폴리이미드 층 도포 및 스퍼터링을 통한 금속 배선 공정을 통해 초박막 형태의 광 검출기를 완성한다. 이후 습식 식각 및 폴리디메틸실록산(PDMS) 스탬프를 이용한 전사 인쇄 공정을 통해 기판으로부터 디바이스를 분리하여 변형 가능한 형태의 이미지 센서를 얻을 수 있다. 이러한 박막형 이미지 센서는 유연한 재질로 인해 수축 및 팽창, 구부림과 같은 구조적 변형이 가능하게 되어 겹눈 구조 카메라, 튜너블 카메라 등과 같이 기존 방식의 반도체 공정으로는 구현할 수 없었던 다양한 이미징 시스템 개발에 적용될 수 있을 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제39권4호
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• pp.26-34
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• 2002

본 논문에서는 반도체 공정 중, 토포그래피 시뮬레이션을 수행함에 있어서, 기존의 셀 모델을 수정하여, 소요되는 메모리의 양을 최소화하는 셀 전진 모델을 개발하였다. 셀 전진 모델은, 전체 시뮬레이션 영역은 물질 정보만으로 나타내지며, 표면의 셀들만으로 리스트가 구성되고, 리스트에 표면 진화 계산에 필요한 정보가 저장된다. 개발된 시뮬레이터는 해석적 모델과 몬테카를로 모델을 이용하여 식각 공정에 있어서 입사이온 분포가 계산되며, 단위 공정 뿐만 아니라 공정 순서도에 따라 적층 캐패시터 또는 디램 셀(DRAM cell) 제조 공정과 같은 통합 공정을 수행한다. 개발된 시뮬레이터를 이용하여 디램 셀 제조 공정 시뮬레이션을 수행하였을 경우에, 소요된 셀은 5,440,500(130×155×270)개였고, 메모리 양은 22MB에 불과하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.409-409
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• 2013

최근, 집적 소자의 미세화에 따라 늘어난 배선 신호 지연 및 상호 간섭, 그리고 소비 전력의 증가는 초고집적 소자 성능 개선에 한계를 가져온다. 이에 따라 기존의 알루미늄(Al)/실리콘 절연 산화막은 구리(Cu)/저유전율 박막(low-k)으로 대체되고 있고, 이는 소자 성능 개선에 큰 영향을 미친다. 그러나 Cu는 Si과 low-k 내부로 확산이 빠르게 일어나 소자의 비저항을 높이고, 누설 전류를 일으키는 등 소자의 성능을 저하시킬 수 있는 문제점을 가지고 있다. 이러한 Cu의 확산을 막기 위하여 Ta, TaN 등과 같은 확산방지막에 대한 연구가 활발히 진행되어 왔으나, 배선 공정의 집적화와 low-k 대체에 따른 공정 및 신뢰성 문제로 인해 새로운 확산방지막의 개발이 필요하게 되었다. 이를 위해, 본 연구에서는 Cu-V 합금을 사용하여 low-k 기판 위에 확산방지막을 자가 형성 시키는 공정에 대한 연구를 진행하였다. 다양한 low-k 기판에서 열처리조건에 따른 Cu-V 합금의 특성을 확인하기 위해 4-point probe를 통한 비저항 평가와 XRD (X-ray diffraction) 분석이 이뤄졌다. 또한, TEM (transmission electron microscope)을 이용하여 $300^{\circ}C$에서 1 시간 동안 열처리를 거쳐 자가형성된 V-based interlayer가 low-k와 Cu의 계면에서 균일하게 형성된 것을 확인하였다. 형성된 V-based interlayer의 barrier 특성을 평가하고자 Cu-V합금/low-k/Si 구조와 Cu/low-k/Si 구조의 leakage current를 비교 분석하였다. Cu/low-k/Si 구조는 비교적 낮은 온도에서 leakage current가 급격히 증가하는 양상을 보였으나, Cu-V 합금/low-k/Si 구조는 $550^{\circ}C$의 thermal stress 에서도 leakage current의 변화가 거의 없었다. 이러한 결과를 바탕으로 열처리를 통해 자가형성된 V-based interlayer의 Cu/low-k 간 확산방지막으로서 가능성을 검증하였다.

• 한국진공학회지
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• 제16권5호
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• pp.348-352
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• 2007

반도체 기술이 초고집적화 되어감에 따라 미세화공정에 의하여 소자의 크기가 급격히 줄어들고 있으며, 공정에서는 선폭이 크게 줄어드는 추세이다. 또한 박막을 다층으로 제조하여 소자의 집적도를 높이는 것이 중요한 이슈가 되고 있다. 이와 같은 수많은 제조 공정을 거치는 동안, Si 기판과 금속 박막사이에는 확산에 의한 많은 문제점들이 발생되고 있기 때문에, 이러한 금속과 Si 사이의 확산을 방지하는 것이 큰 이슈로 부각되어 왔다. 특히 Cu는 낮은 온도에서도 Si과 확산을 일으켜 Si 기판과 접합에서 확산에 의한 소자 failure 등이 문제로 발생하게 되며, 또한 선폭이 줄어듦에 따라 고열이 발생하여 실리콘으로 spiking이 발생하게 된다. 이를 방지하기 위하여 본 논문에서는 질소와 탄소를 첨가한 3개의 화합물로 구성된 Tungsten-Carbon-Nitrogen (W-C-N) 확산방지막을 사용하였다. 실험은 물리적 기상 증착법(PVD)으로 질소비율을 변화하며 확산방지막을 증착하였고, 이를 여러 가지 온도에서 열처리하여 열적인 안정성에 대한 실험을 실시하였다. 결정구조를 확인하기 위하여 X-ray Diffraction 분석을 통하여 확산방지막의 특성을 연구하였다.

• 한국진공학회지
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• 제17권6호
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• pp.518-522
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• 2008

반도체 집적도의 비약적인 발전으로 박막은 더욱 다층화 되고 선폭은 더욱 미세화가 진행되었다. 이러한 악조건에서 소자의 집적도를 계속 향상시키기 위하여 많은 연구가 진행되고 있다. 특히 소자 집적도 향상으로 금속 배선 공정에서는 선폭의 미세화와 배선 길이 증가로 인한 RC지연이 발생하게 되었다. 이를 방지하기 위하여 Al보다 비저항이 작은 Cu를 배선물질로 사용하여야 하며, 또한 일부 공정에서는 이미 사용하고 있다. 그러나 Cu를 금속배선으로 사용하기 위해 해결해야 할 가장 큰 문제점은 저온에서 쉽게 Si기판과 반응하는 문제이다. 현재까지 본 실험실에서는 tungsten (W)을 주 물질로 W-C-N (tungsten- carbon - nitrogen) 확산방지막을 증착하여 연구를 하였으며, $\beta$-ray, XRD, XPS 분석을 통하여 고온에서도 Cu의 확산을 효과적으로 방지한다는 연구 결과를 얻었다. 이 연구에서는 기존 연구에 추가적으로 W-C-N 확산방지막의 표면을 Nano-Indenter System을 이용하여 확산방지막 표면강도 변화를 분석하여 확산방지막의 물성 특성을 연구하였다. 이러한 연구를 통하여 박막내 불순물인 질소가 포함된 박막이 고온 열처리 과정에서 보다 안정적인 표면강도 변화를 나타내는 연구 결과를 얻었으며, 이로부터 박막의 물성 분석을 실시하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.154-154
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• 2006

글씨 전도성 잉크의 인쇄공정에 있어서 반복인쇄를 정밀하게 수행할 수 있는 기술로서 align system을 개발하였다. 이 system의 resolution 은 0.5um 이며 인쇄 working plate의 이송속도는 최대 1.5m/s 이다. 현재 소성 공정을 포함한 반복인쇄 실험은 30um이상의 drop탄착점 오차를 보이고 있으며, 두께와 전기전도도 향상을 위한 정밀한 align system이 필요하게 되었다. 이를 충족시키기 위해 개발되어진 초정밀 align system은 $1{\sim}2{\mu}m$이내의 오차로 반복인쇄가 가능하며, head가 토출하는 잉크의 straightness 및 전도성 잉크를 토출하는 인쇄평가기의 기계적 정밀도도 확인할 수 있다. 모든 잉크 배선의 두께 항상 인쇄실험이 가능하며, substrate의 종류와 잉크에 제한적이지 않다. 특히 prototype의 기판배선을 위해 PCB에 배선을 형성할 시에 본 system으로 직접 align mark를 지정할 수 있어 기판 내에 미리 제작되어진 align용 인식마크가 불필요하다. 이 system을 이용하여 drop과 배선의 반복인쇄실험을 진행하였으며, 광학현미경과 3D profiler를 사용하여 분석해 보았다.

• 대한전자공학회논문지
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• 제22권4호
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• pp.44-50
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• 1985

본 논문은 YTR servo계의 위상을 제어하는 위상제어용 집적회로의 설계및 제작에 대하여 기술한다. 6μm 설계법칙을 적용하여 설계하였으며 ?의 크기는 3.6×3.55mm²이다. SBC공정, analog-compatible I2L공정및 이중금속배선공정을 이용하여 집적회로를 제작하였다. 그 결과 D.C특성및 위상제어기능이 만족스러운 직접회로의 제작에 성공하였다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2007년도 추계학술대회 논문집
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• pp.87-88
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• 2007

무전해 구리 도금 공정에서 첨가제로 사용되는 HIQSA 화합물이 Damascene 공정을 이용한 60nm급 trench 패턴 내 무전해 구리 배선 형성 과정에 미치는 효과를 전기 화학적 기법과 광학적 기법을 이용하여 관찰하였다. HIQSA 농도별 open circuit potential의 변화를 관측한 결과, 3ppm 수준으로 첨가되었을 때, 무전해 도금 과정 중 가장 안정한 전위가 유지됨을 볼 수 있었다. 무전해 도금액 내 HIQSA 농도가 높아짐에 따라 구리 도금층의 두께는 지수적으로 감소하였으며, 표면의 결정 크기도 감소하였다. 60nm급 trench 내 무전해 구리 도금 시, 용액 내 침적 시간 60초가 무결함 superconformal copper filling을 얻기 위한 최적 시간이었다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.80-89
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• 2006

급격한 공정 기술의 발전과 새로운 소재의 도입은 공정 제어를 어렵게 할 뿐만 아니라, 공정 편차를 증가시킨다. 이러한 공정 편차는 레이아웃상의 데이타와 실제 웨이퍼 상의 데이타간의 차이를 유발시킴으로써, 설계자가 원하는 성능을 갖는 회로를 구현하는데 많은 장애가 되고 있다. 따라서, 본 논문은 공정 편차가 회로의 특성에 미치는 영향을 $0.13{\mu}m$ 이하의 설계에 반영 할 수 있도록 배선의 worstcase를 정확하고 빠르게 결정할 수 있는 새로운 설계 환경을 구현하였다. 이를 위하여 Common Geometry와 Maximum Probability 기법을 개발하였으며, 이들을 기반으로 새로운 worstcase 최적화 알고리즘을 제안하였다. 본 논문께서 제안된 알고리즘의 정확성 검증은 UMC $0.13{\mu}m$ Logic 공정을 사용하여 제작된 31단 Ring Oscillator의 시간 지연(Delay time)을 측정값과 비교하였다. 검증 결과, 제안된 알고리즘을 사용하여 worstcase 최적화를 할 경우, 신호선 위에 도선이 있는 경우와 없는 경우 모두 상대 오차가 1.0% 내외로 기존의 optimizer를 사용한 경우에 비하여 두배이상 정확함을 알 수 있었다. 또한, 새로운 worstcase 설계 환경을 사용하여 최적화한 경우, 기존의 optimizer를 사용하여 최적화한 경우에 비하여 worstcase 최적화 속도가 약 32.01% 단축되었음을 확인하였다. 더불어, 기존의 방법으로 정확한 시뮬레이션이 어려웠던 비정규분포를 갖는 경우에 대해서도 정확한 worstcase를 예측함을 확인하였다.