Studies on Cu Dual-damascene Processes for Fabrication of Sub-0.2${\mu}m$ Multi-level Interconnects

Sub-0.2${\mu}m$ 다층 금속배선 제작을 위한 Cu Dual-dmascene공정 연구

In this paper, some of main processes for the next generation integrated circuits, such as Cu damascene process using CMP, electron beam lithography, $SiO_2$ CVD and RIE, Ti/Cu-CVD were carried cut and then, two level Cu interconnects were accomplished. In the results of CMP unit processes, a 4,635 ${\AA}$/min of removal rate, a selectivity of Cu : $SiO_2$ of 150:1, a uniformity of 4.0% are obtained under process conditions of a head pressure of 4 PSI, table and head speed of 25rpm, a oscillation distance of 40 mm, and a slurry flow rate of 40 ml/min. Also 0.18 ${\mu}m\;SiO_2$ via-line patterns are fabricated using 1000 ${\mu}C/cm^2$ dose, 6 minute and 30 second development time and 1 minute and 30 second etching time. And finally sub-0.2 ${\mu}$ twolevel metal interconnects using the developed processes were fabricated and the problems of multilevel interconnects are discussed.

본 논문에서는 차세대 집적회로의 핵심공정으로 부각되고 있는 CMP를 이용한 Cu Damascene 공정을 연구하였다. E-beam lithography, $SiO_2$ CVD 및 RIE, Ti/Cu CVD등의 제반 단위 공정을 연구하였으며, 연구된 단위공정으로 2창의 Cu금속 배선을 제작하였다. CMP 단위공정 연구결과, hend 압력 4 PSI, table 및 head 속도 25rpm, 진동폭 10mm, 슬러리 공급량 40ml/min에서 연마율 4,635 ${\AA}$/min, Cu:$SiO_2$의 선택율 150:1, 평탄도 4.0%를 얻었다. E-beam 및 $SiO_2$ vialine 공정연구결과, 100 ${\mu}C/cm^2$ 도즈와 6분 30초의 현상 및 1분 10초의 에칭시간으로 약 0.18 ${\mu}m\;SiO_2$ via-line을 형성하였다. 연구된 단위공정으로 sub-0.2 ${\mu}$의 Cu 금속라인을 제작하였으며, Cu void 및 Cu의 peeling으로 인한 다층공정시의 문제점과 재현성 향상 방법에 대해 논의하였다.