Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Topography Modeling and Simulation for the Complex Structures of ULSI Interconnects

복잡한 ULSI 배선 구조 생성을 위한 토포그래피 모델링 및 시뮬레이션

  • 권오섭 (인하대학교 공과대학 전자전기공학부 컴퓨테이셔녈 일렉트로닉스 센터) ;
  • 윤석인 (인하대학교 공과대학 전자전기공학부 컴퓨테이셔녈 일렉트로닉스 센터) ;
  • 김윤태 (인하대학교 공과대학 전자전기공학부 컴퓨테이셔녈 일렉트로닉스 센터) ;
  • 윤임대 (인하대학교 공과대학 전자전기공학부 컴퓨테이셔녈 일렉트로닉스 센터) ;
  • 원태영 (인하대학교 공과대학 전자전기공학부 컴퓨테이셔녈 일렉트로닉스 센터)
  • Published : 2002.04.01
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Abstract

A dynamically-allocated topographical model, so-called cell advancing model, has been developed modifying the cell model. Memory requirements are reduced by dynamically allocating completed topography and material information only at surface cells, and setting other cells as a material index. In this paper, this model is presented and verified with applications to etching process by using the analytic model and Monte Carlo model for the incident ion flux, deposition process, and process integration. In case of DRAM cell fabrication process with 5,440,500(130$\times$155$\times$270) cells takes about 22MB memory to represent the topography.

본 논문에서는 반도체 공정 중, 토포그래피 시뮬레이션을 수행함에 있어서, 기존의 셀 모델을 수정하여, 소요되는 메모리의 양을 최소화하는 셀 전진 모델을 개발하였다. 셀 전진 모델은, 전체 시뮬레이션 영역은 물질 정보만으로 나타내지며, 표면의 셀들만으로 리스트가 구성되고, 리스트에 표면 진화 계산에 필요한 정보가 저장된다. 개발된 시뮬레이터는 해석적 모델과 몬테카를로 모델을 이용하여 식각 공정에 있어서 입사이온 분포가 계산되며, 단위 공정 뿐만 아니라 공정 순서도에 따라 적층 캐패시터 또는 디램 셀(DRAM cell) 제조 공정과 같은 통합 공정을 수행한다. 개발된 시뮬레이터를 이용하여 디램 셀 제조 공정 시뮬레이션을 수행하였을 경우에, 소요된 셀은 5,440,500(130×155×270)개였고, 메모리 양은 22MB에 불과하였다.

Keywords

References

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