여러 개의 IP 코아로 구성된 SoC(System-on-a-Chip)를 위해, 테스트 래퍼와 스캔 체인의 다양한 연결구성이 가능한 테스트 기술이 제안되고 있다. 본 논문에서는, 테스트 래퍼와 스캔 체인을 효과적으로 재구성하며 테스트 할 수 있는 새로운 SoC 테스트 접근 기법을 소개한다. IEEE 1149.1 및 P1500 기반의 테스트 래퍼를 위해 테스트 래퍼 제어기인 WCLM(Wrapped Core Linking Module)과, WCLM과 맞물려 코아 내부의 스캔 체인에 효과적으로 접근 가능한 TAM(Test Access Mechnism) 구조를 제안한다.
단백질 상호작용 관계들은 고 성능 실험 기법을 이용한 생물학적 실험에 의해서 대규모로 추출되고, 동시에 이들을 구성하는 단백질 데이터 역시 공공 데이터베이스에 빈번하게 갱신되고 있다. 이 갱신으로 인하여 인터넷을 통해 공개되는 공공 데이터베이스와 PPI(Protein-Protein interaction) 네트워크에 포함된 단백질 데이터가 서로 일치하지 않게 된다. 본 논문에서는 PPI 네트워크에 존재하는 단백질을 래퍼(Wrapper)를 이용하여 빈번하게 갱신되는 공공 데이터베이스의 단백질로 식별하고, 이 식별을 통해 PPI 네트워크에 존재하는 데이터들을 항상 최신 데이터로 동기화함으로써 데이터의 실시간성을 제공하고 데이터에 대한 신뢰도를 보장할 수 있도록 하였다.
현재 많은 센서 네트워크 운영체제에서는 메모리 제약 때문에 스레드 스택을 공유한다. 하지만 대부분의 대상 플랫폼에서는 MMU가 없어서 하드웨어적으로 스택 보호가 이루어지기 어렵다. 이러한 문제를 해결하기 위해 본 논문에서는 운영체제 바이너리 코드 안에 존재하는 스택 연산 명령어들을 스택 보호 기능을 가진 래퍼 함수호출로 바꾸어 주었다. 이 래퍼 함수는 스택의 오버플로우/언더플로우를 관리해 주고 오리지널 코드에 있던 명령어를 실행한 후 원래 실행 흐름으로 돌아가게 한다. 본 논문에서는 이러한 동작을 수행하는 Post-Compile Processing Tool의 구조와 세부 메커니즘을 제안한다. 이 툴은 직접 바이너리를 조작하므로 개발의 유연성을 살리고, 정적인 조작만 가하기 때문에 실행시간 오버헤드가 적다. 또한 임베디드 플랫폼 환경과 같이 하드웨어 자원의 제약이 있는 구조에 적합하다.
웹 앱은 빠르게 진화하며 나날이 복잡해지고 있다. 이에 따라 웹 앱의 검증(validation & verification)이 웹 앱의 개발 및 유지보수를 위해 더욱 중요해 지고 있다. 효율적인 검증을 위해서는 웹 앱 실행 시 일어나는 웹 컴포넌트 사이의 협력 과정(collaboration)에 대한 이해가 선행되어야 한다. 이를 위해 본 논문에서는 웹 페이지 요청 시 페이지 생성을 위해 실행되는 웹 컴포넌트와 이들의 협력 과정을 자동적으로 추출하는 기법을 제안한다. 제안하는 기법은 복잡한 웹 개발 언어 및 기술에 덜 의존하는 동적 기법이며 웹 앱 소스를 블랙박스로 보고 웹 앱의 기능 변화 없이 협력 과정을 추출한다. 오픈 소스 웹 앱에 적용하는 실험을 통해 제안하는 기법의 유효성을 확인할 수 있다.
데이터 전처리 기법 중 하나인 특징 선택은 대규모 데이터셋을 다루는 다양한 응용분야에서 주요 연구 분야 중 하나로 각광받고 있다. 특징 선택은 패턴 인식, 기계학습 및 데이터 마이닝에서 사용됐고, 최근에는 텍스트 분류, 이미지 검색, 침입 탐지 및 게놈 분석과 같은 다양한 분야에 널리 적용되고 있다. 제안 방법은 메타 휴리스틱 알고리즘 중의 하나인 유전 알고리즘을 기반으로 한다. 특징 부분 집합을 찾는 방법은 크게 필터(filter) 방법과 래퍼(wrapper) 방법이 있는데, 본 연구에서는 최적의 특징 부분 집합을 찾기 위해 실제 분류기를 사용한 평가를 하는 래퍼 방법을 사용한다. 실험에 사용한 훈련 데이터셋은 클래스 불균형이 심하여 희소클래스에 대한 분류 성능을 높이기 어렵다. SMOTE 기법을 적용한 훈련 데이터셋을 사용하여 특징 선택을 하고 다양한 기계학습 알고리즘을 사용하여 선택한 특징들의 성능을 평가한다.
데이터베이스 시스템은 웹의 발달과 함께 웹 데이터베이스라는 새로운 단계로 진화하고 있다. 웹 데이터베이스에서는 다양한 데이터 소스의 통합이 가장 큰 이슈로 미디에이터에서 각 래퍼가 가져온 스키마를 통합하는 작업을 수행한다. 미디에이터에서는 이와 같이 데이터 소수의 통합 외에 사용자에게 질의를 각 데이터 소스에 대하여 재작성 하는 기능이 중요하고 이에 대한 다양한 연구가 진행 중이다. 이때 질의를 각 소스가 처리할 수 있는 부질의로 재작성 할 때 필요한 개념이 capability이다. 본 논문에서는 capability를 기반으로 한 질의 시스템에서 사용자에게 제공되는 뷰와 질의에 대해서도 capability를 적용한 사용자 기반 capability 기법을 제안한다. 지금까지 타 연구에서는 소스에 대한 capability만을 고려하여 질의를 재작성 하였지만 본 논문에서는 사용자 기반의 capability를 함께 고려함으로써 사용자 요구사항을 충족시키면서도 비교적 간단한 분석과 매칭 과정에 의해 컴파일 시간 내에 계산이 가능하도록 하는 알고리즘을 제시한다. 또한 네트워크의 문제 등으로 인해 소스 중 일부분이 사용할 수 없는 상황인 경우 소스에 대해 active selection이 가능하도록 하여 대체 질의를 생성할 수 있게 하였다. 간단한 구현과 제시한 기법이 비용을 절감하는 실제적인 방법이며 타 연구와의 비교를 통해 좋은 성능을 가짐을 보인다.
마이크로어레이 데이터는 매우 많은 수의 유전자로 구성되며, 암 분류 성능을 높이기 위해서는 대상 암과 관련된 유용한 유전자를 선택해야 한다. 기존 필터 기반 유전자 선택 기법은 유전자를 개별적으로 평가하여 암 분류에 사용하기 때문에, 유전자 사이의 관계나 분류기와의 상관성을 고려하지 않으며, 비슷한 특성의 유전자를 중복해서 선택하는 경향이 있다. 본 논문에서는 필터와 래퍼 방식을 결합하여 분류결과를 반복적으로 반영하며 유전자를 선택하는 기법을 제안한다. 필터 기법으로 유전자의 순위를 계산할 때 이전 분류에서 틀린 샘플의 가중치가 높도록 설계하고, 분류를 반복하면서 각 단계에서 유용한 유전자를 추가로 선택한다. 제안하는 방법을 대표적 암 분류 데이터인 림포마 암과 대장암 데이터에 적용하여 유용성을 검증하였다.
현재 많은 센서 운영체제에서는 메모리 제약 때문에 스레드 스택을 공유한다. 하지만 대부분의 대상 플랫폼에서는 MMU가 없어서 하드웨어적으로 스택 보호가 이루어지기 어렵다. 이러한 문제를 해결하기 위해 바이너리코드에 스택 보호 기능을 가진 래퍼 함수를 추가하고 바이너리 코드 안에 존재하는 스택 연산 명령어들을 스택 보호 기능을 가진 래퍼 함수호출로 바꾸어준다. 이때 스택 영역에 접근하는 명령어들과 스택 관리 모듈로의 분기 명령어간의 명령어 길이 차이에 의한 명령어 밀림현상이 발생한다. 이러한 문제를 해결하기 위해 본 논문에서는 밀림현상을 발생시키지 않고 임의의 명령어를 추가된 임의의 모듈을 호출하는 알고리즘을 제안하였다. 이 알고리즘은 제한된 도달 범위를 가지는 분기명령어를 반복적으로 사용하여 명령어 밀림현상 없이 추가된 임의의 모듈에 도달하게 한다. 본 논문에서 제안한 알고리즘은 센서 노드의 소프트웨어 보안 패치와 소프트웨어적 유지 보수를 용이하게 할 것이다.
본 논문에서는 내장 코어 기반 SOC의 테스트를 위한 새로운 테스트 전략을 제안한다. SOC 테스트는 전체 테스트 시간을 얼마나 줄일 수 있는가에 따라서 그 성능을 평가할 수 있다. SOC를 구성하는 코어에 대한 테스트 시간은 코어에 구성된 테스트 래퍼 구조에 의해서 결정되며, 테스트 래퍼는 TAM을 사용하기 때문에 결국 TAM에 할당되어 있는 스캔 체인의 길이에 의해서 결정된다. 따라서 SOC 설계 단계에서 테스트를 고려한 설계가 이뤄져야 하며 효율적인 테스트를 위해서는 테스트 전략을 잘 세워야 한다. 기존의 테스트 기법은 모두 SOC 전체 TAM 라인들을 몇 개의 그룹으로 나누고 코어에 할당된 스캔 체인들을 TAM 라인에 적절히 분배해서 코어의 테스트 시간과 SOC 전체의 테스트 시간을 모두 최소화 할 수 있는 구조를 만드는 방법이었다 하지만 이는 NP 문제로 모든 조합에 대한 시도를 통해서 최적의 곁과를 찾는 것이 불가능하다. 본 논문에서는 이 문제에 대한 새로운 방법을 제안하고 그 효율성을 증명한다.
본 논문은 TCP/IP 프로토콜 스택을 위한 RISC 기반 송신 래퍼 프로세서의 설계를 기술하였다. 설계된 프로세서는 이중 뱅크 구조를 갖는 입출력 버퍼, 32 비트 RISC 마이크로프로세서, 온라인 체크섬 계산 기능을 갖는 DMA 모듈, 메모리 모듈로 구성되어 있다. TCP/IP 프로토콜의 다양한 동작모드를 지원하기 위해 기존의 상태 머신 기반의 설계 방식이 아닌 RISC 프로세서에 기반을 둔 하드웨어-소프트웨어 공동설계 설계기법이 사용되었다. 데이터 전달 동작과 체크섬 동작의 순차적인 수행에 기인한 커다란 지변 시간을 제거하기 위해, 데이터 전달 동작과 병렬적으로 체크섬 동작을 수행할 수 있는 DMA 모듈이 채택되었다. 가변 크기의 입출력 버퍼를 제외한 프로세서는 0.35${\mu}m$ CMOS 공정 조건에서 약 23,700개의 게이트로 구성되며, 최대 동작 주파수는 약 167MHz를 가짐을 확인하였다.
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[게시일 2004년 10월 1일]
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