• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 1999.05a
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• pp.403-406
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• 1999

The influence of temperature variation (25～125$^{\circ}C$) on poly-Si thin-film transistors (TFT's) was investigated by examining the electrical properties change of poly-Si films formed by solid phase crystallization (SPC). The n-channel poly-Si TFT's fabricated by SPC with channel length of 1.5 and loon ,respectively, exhibit good characteristics with a high ${\mu}$$\sub$FE/ ($\geq$82 and $\geq$60$\textrm{cm}^2$/V-s in 1.5 and 10$\mu\textrm{m}$, respectively), low V$\sub$t/, ($\leq$1.52 and $\leq$ 2.75V in 1.5 and 10$\mu\textrm{m}$, respectively), low S$\sub$t/, and good ON-OFF characteristics in spite of temperature variation. Thus, poly-Si films formed by SPC can be applied for the application to poly-Si TFT liquid crystal display with peripheral integrated circuits.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.05a
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• pp.105-110
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• 2008

We have proposed a new structure of poly-silicon thin film transistor(TFT) which was fabricated the LDD region using doping oxide with graded spacer by etching shape retio. The devices of n-channel poly-si TFT's hydrogenated by $H_2$ and $HT_2$/plasma processes are fabricated for the devices reliability. We have biased the devices under the gate voltage stress conditions of maximum leakage current. The parametric characteristics caused by gate voltage stress conditions in hydrogenated devices are investigated by measuring /analyzing the drain current, leakage current, threshold voltage($V_{th}$), sub-threshold slope(S) and transconductance($G_m$) values. As a analyzed results of characteristics parameters, the degradation characteristics in hydrogenated n-channel polysilicon TFT's are mainly caused by the enhancement of dangling bonds at the poly-Si/$SiO_2$ interface and the poly-Si Brain boundary due to dissolution of Si-H bonds. The structure of novel proposed poly-Si TFT's are the simplity of the fabrication process steps and the decrease of leakage current by reduced lateral electric field near the drain region.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.11a
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• pp.73-73
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• 2003

최근 LCD(liquid crystal display)분야에서 고해상도와 빠른 응답속도를 가지는 다결정 실리콘 박막트랜지스터에 대한 연구를 하고 있다. 그러나, poly-Si은 poly-Sil-xGex에 비해 intrinsic carrier mobility가 낮고 고온의 결정화 공정을 필요로 한다. 따라서, Poly-Si을 대체할 재료로 poly-SiGe에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 전계에 의해 결정화가 가속되고 한쪽 방향으로 결정화를 제어하여 채널내 전자나 정공의 이동도를 향상시 킬 수 있는 새로운 결정화 방법인 전계 유도 방향성 결정화법을 이용하여 Ge 함량에 따른 a-Sil-xGex(0$\leq$x$\leq$0.5)의 결정화 특성을 연구하였다. 대기압 화학 기상 증착법으로 5000$\AA$의 산화막(SiO$_2$)이 증착된 유리 기판상에 플라즈마 화학 기상 증착법을 이용하여 800$\AA$의 비정질 실리콘을 증착한 후 RF magnetron sputtering법을 이용하여 Ge 함량에 따른 Sil-xGex 박막을 1000$\AA$ 증착하였다. Photolithograph방법을 이용하여 금속이 선택적으로 증착될 수 있는 특정 Pattern을 가진 mask를 형성한 후 금속을 DC magnetron sputtering법을 이용하여 상온에서 50$\AA$.을 증착하였다. 이후 시편에 전계를 인가하기 위해 시편의 양단에 전극을 형성한 후 DC Power Supply를 통해 전압을 제어하는 방식으로 전계를 인가하였다. 결정화 속도는 광학현미경을 이용하여 분석하였으며 결정화된 영역의 결정화 정도는 micro-Raman spectroscopy로 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.279.1-279.1
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• 2016

박막 트랜지스터 (thin film transistor, TFT)는 고밀도, 대면적화로 높은 전자의 이동도가 요구되면서, 비정질 실리콘 (a-Si)에서 다결정 실리콘 (poly-Si) TFT 로 연구되었다. 이에 따라 비정질 실리콘에서 결정질 실리콘으로의 상변화에 대한 결정화 연구가 활발히 진행되었다. 또한, 박막 태양전지 분야에서도 유리기판 위에 비정질 층을 증착한 후에 열처리를 통해 상변화하는 고상 결정화 (solid-phase crystallization, SPC) 기술을 적용하여, CSG (thin-film crystalline silicon on glass) 태양전지를 보고하였다. 이러한 비정질 실리콘 층의 결정화 기술을 결정질 실리콘 태양전지 에미터 형성 공정에 적용하고자 한다. 이 때, 플라즈마화학증착 (Plasma-enhanced chemical vapor deposition, PECVD) 장비로 증착된 비정질 실리콘 층의 열처리를 통한 결정화 정도가 중요한 요소이다. 따라서, 비정질 실리콘 층의 결정화에 영향을 주는 인자에 대해 연구하였다. 비정질 실리콘 증착 조건(H2 가스 비율, 도펀트 유무), 실리콘 기판의 결정방향, 열처리 온도에 따른 결정화 정도를 엘립소미터(elipsometer), 투과전자현미경 (transmission electron microscope, TEM), 적외선 분광기 (Fourier Transform Infrared, FT-IR) 측정을 통하여 비교 하였다. 이를 기반으로 결정화 온도에 따른 비정질 실리콘의 결정화를 위한 활성화 에너지를 계산하였다. 비정질 실리콘 증착 조건 보다 기판의 결정방향이 결정화 정도에 크게 영향을 미치는 것으로 확인하였다.

• Proceedings of the KIEE Conference
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• 1997.07d
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• pp.1633-1635
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• 1997

For AMLCD pixel switching device, poly-Si TFT has the advantage of high field effect mobility over a-Si TFT. However, it also has some disadvantage such as large leakage current and more masking steps. We propose a new Inverse Staggered poly-Si TFT with a-Si offset. We have fabricated the new device and verified high ON/OFF current ratio. The device has lower leakage current level than the conventional Inverse Staggered poly-Si TFT and the same number of masking steps compared with conventional a-Si TFT's.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.24 no.5
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• pp.364-369
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• 2011

Analyzing electrical degradation of polycrystalline silicon transistor to applicable at several environment is very important issue. In this research, after fabricating p channel poly crystalline silicon TFT (thin film transistor) electrical characteristics were compare and analized that changed by gate bias with first measurement. As a result on and off current was reduced by variation of gate bias and especially re duce ratio of off current was reduced by $7.1{\times}10^1$. On/off current ratio, threshold voltage and electron mobility increased. Also, when channel length gets shorter on/off current ratio was increased more and thresh old voltage increased less. It was cause due to electron trap and de-trap to gate silicon oxide by variation of gate bias.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.11a
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• pp.89-90
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• 2008

본 연구에서는 PECVD(Plasma Enhanced CVD) 에서 사용하는 유해 가스인 $SiH_4$ 대신에 유기 사일렌 반응 물질인 TEOS(Tetraethyl Orthosilicate, Si$(OC_2H_5)_4)$를 이용하여 상압 화학 기상 증착법 (Atmospheric Pressure CVD, APCVD)으로 실리콘 산화막을 증착하고 박막의 조성과 특성 및 화학적, 전기적 특성들을 살펴보았다. TEOS 반응원료를 이용한 CVD 공정에서 공정 온도를 낮추기 위한 방법으로 강력한 산화제인 오존을 이용하여 공정온도를 $400^{\circ}C$이하로 낮췄으며, 유리기판 상의 ELA(Excimer Laser Annealing)처리된 다결정 실리콘 기판에 트랜지스터 소자를 제작하고, 게이트 절연막으로의 전기적 특성을 살펴보았다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.11a
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• pp.319-320
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• 2008

본 연구에서는 대기압하에서 고품질의 산화막 증착을 목적으로 TEOS(Tetraethyl Orthosilicate)를 이용하여 APCVD법(Atmospheric Pressure CVD)으로 실리콘 산화막을 증착하고 하였으며, 특성 비교를 위하여 ICP-CVD를 이용하여 $SiH_4$ 와 $N_2O$ source gas를 이용하여 산화막을 증착하였다. 트랜지스터 제작후 Semiconductor measurement system을 이용하여 TFT의 전기적 특성을 측정 하였으며, 결과적으로 유기 사일렌을 사용한 경우 보다 우수한 전기적 특성을 확인할 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.4
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• pp.31-37
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• 2000

In the case of metal-induced lateral crystallization (MILC) for low temperature poly-Si TFT, offset length between Ni-thin film and the sides of gate could be modified to control the location of MILC boundary. Electrical characteristics were compared to analyze the effect of MILC boundary that was located either in or out of the channel region of the TFT. By removing the MILC boundary from channel region, on current, subthreshold slope and leakage current properties could be improved. When MILC boundary was located in the channel region, leakage current was reduced with electrical stress biasing. The amount of reduction increased as the channel width increased, but it was independent of the channel length.

• The Transactions of the Korean Institute of Electrical Engineers
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• v.45 no.4
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• pp.568-573
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• 1996

The amorphous silicon films deposited by low pressure chemical vapor deposition are crystallized by the various annealing techniques including low-temperature furnace annealing and two-step annealing. Two-step annealing is the combination of furnace annealing at 600 [.deg. C] for 24 h and the sequential furnace annealing at 950 [.deg. C] 1h or the excimer laser annealing. It s found that two-step annealings reduce the in-grain defects significantly without changing the grain boundary structure. The performance of the poly-Si thin film transistors (TFTs) produced by employing the tow-step annealing has been improved significantly compared with those of one-step annealing. (author). 13 refs., 6 figs., 1 tab.