본 연구는 AC PDP(Plasma Display Panel)용 멀티레벨 에너지 회수회로에 관한 연구로서, 기존 멀티레벨 구동회로의 문제점을 해결한 새로운 멀티레벨 구동회로를 제안한다. 기존 멀티레벨 구동회로는 Weber회로에서 나타나는 스위칭 소자의 전압 및 전류 스트레스를 개선하였지만 공진 인덕터와 기생 커패시턴스에 의한 기생공진전류가 존재하고 하드스위칭이 발생하며 또한 천이구간이 다소 긴 문제점이 있다. 제안 회로는 사용소자의 수를 줄여 회로를 간단히 하였으며, 기생공진전류를 제거하여 회로 동작의 안정성을 높였다. 또한 CIM(Current Injection Method) 을 사용하여 하드스위칭 문제를 해결하였으며 Vs/2 유지구간을 제거하여 동작주파수를 증가시킬 수 있도록 하였다. 제안 회로의 유용성을 입증하기 위해 모드별로 동작을 해석하였으며, PSpice프로그램을 이용하여 시뮬레이션하고 그 결과를 확인하였다.
최근 반도체 소자의 미세화에 따라, 단채널 효과에 의한 누설전류 및 소비전력증가 등이 문제가 되고 있다. DRAM의 경우, 캐패시터 영역의 축소문제가 소자집적화를 방해하는 요소로 작용하고 있다. 1T-DRAM은 기존의 DRAM과 달리 캐패시터 영역을 없애고 상부실리콘의 중성영역에 전하를 저장함으로써 소자집적화에 구조적인 이점을 갖는다. 또한 silicon-on-insulator (SOI) 기판을 이용할 경우, 뛰어난 전기적 절연 특성과 기생 정전용량의 감소, 소자의 저전력화를 실현할 수 있다. 본 연구에서는 silicon-germanium-on-insulator (SGOI) 기판을 이용한 1T-DRAM의 열처리온도에 따른 특성 변화를 평가하였다. 기존의 SOI 기판을 이용한 1T-DRAM과 달리, SGOI 기판을 사용할 경우, strained-Si 층과 relaxed-SiGe 층간의 격자상수 차에 의한 캐리어 이동도의 증가효과를 기대할 수 있다. 하지만 열처리 시, SiGe층의 Ge 확산으로 인해 상부실리콘 및 SiGe 층의 두께를 변화시켜, 소자의 특성에 영향을 줄 수 있다. 열처리는 급속 열처리 공정을 통해 $850^{\circ}C$와 $1000^{\circ}C$로 나누어 30초 동안 N2/O2 분위기에서 진행하였다. 그리고 Programming/Erasing (P/E)에 따라 달라지는 전류의 차를 감지하여 제작된 1T-DRAM의 메모리 특성을 평가하였다.
본 논문에서는 대표적인 ESD 보호소자인 LVTSCR의 구조적 변화를 통해 높은 홀딩전압 특성을 가지는 ESD 보호소자를 제안한다. 제안된 ESD 보호소자는 병렬 PNP path와 긴 N+ drift 영역을 삽입하여 기존의 LVTSCR보다 높은 홀딩전압을 가지며, 일반적인 SCR 기반 ESD보호소자의 단점인 Latch-up 면역특성을 향상시킨다. 또한 기생 BJT들의 유효 베이스 폭을 설계변수로 설정하였으며, N-Stack 기술을 적용하여 요구되는 application에 적용할 수 있도록 시놉시스사의 TCAD 시뮬레이션을 통해 제안된 ESD 보호소자의 전기적 특성을 검증하였다.
대용량, 초고속 통신으로 인해 MIMO 시스템에 대한 연구가 활발하게 진행 중이다. 하지만 MIMO 시스템은 다수의 배열 안테나를 사용하기 때문에 다수의 RF 체인이 존재한다. 이로 인해 복잡도와 전력 소모가 증가하고, 안테나의 소형화가 불가능하다는 단점을 가진다. 이런 단점을 극복하기 위해 ESPAR 안테나를 사용하는 Beamspace MIMO 기술이 제안되었다. ESPAR 안테나를 사용하는 빔 공간 MIMO 시스템은 단일 능동 소자와 다수의 기생 소자로 구성되어 있기 때문에, 단일 RF 체인으로 구성되어 있기 때문에 복잡도와 전력 소모를 감소시킬 수 있다. 본 논문에서는 ESPAR 안테나를 사용하는 QPSK 변조 방식의 빔 공간 MIMO 시스템에 보안성 향상을 위해 최초로 카오스 통신 알고리즘을 적용시킨다. 이 시스템을 카오스 빔 공간 MIMO 시스템이라고 정의하고, 통신 성능을 평가한다. 또한, ESPAR 안테나는 기생 소자의 리액턴스를 조절하여 리액턴스 셋을 생성함으로써 QPSK 심볼을 만들고, 이를 이용한 통신 성능을 평가한다.
2차원 소자 시뮬레이터를 이용한 AC 해석 결과를 토대로 ESD 보호용 소자의 AC 등가회로 모델링을 시도한다. NMOS 보호용 트랜지스터의 AC 등가회로는 다소 복잡한 형태로 모델링되며, 이를 간단히 RC 직렬회로로 모델링할 경우 주파수 영역에 따라 오차가 크게 발생할 수 있음을 설명한다. 또한 싸이리스터형 pnpn 보호용 소자의 등가회로는 간단히 RC 직렬회로로 모델링될 수 있음을 보인다. 추출한 등가회로를 이용한 회로 시뮬레이션에 근거하여, 주요 RF 회로의 하나인 LNA에 ESD 보호용 소자를 장착할 경우 보호용 소자의 기생성분이 LNA의 특성에 미치는 영향에 대해 조사해 본다. NMOS 보호용 트랜지스터를 단순히 커패시터 하나만으로 모델링할 경우 회로특성의 예측에 큰 오류가 발생할 수 있음을 설명한다. 또한 제시한 pnpn 보호용 소자를 사용할 경우 보호용 소자의 장착에 의한 LNA 회로의 특성 열화가 크게 감소될 수 있음을 확인한다.
본 논문은 크기가 소형화된 광대역 기생 패치 안테나를 제안한다. 폭이 좁아진 주 패치의 두 방사 모서리부에 U자 형태의 기생 패치를 설계하여 안테나 전체 크기를 감소시키고, 주 패치와 기생 패치 사이의 E-plane 및 H-plane을 통한 electromagnetic coupling에 의해 광대역 특성을 얻는다. 안테나 방사 소자들의 전체 크기는 $18{\times}17.6\;mm^2$ 이고, 접지면과 유전체를 포함한 전체 크기는 $25{\times}30{\times}4\;mm^3$이다. 설계된 안테나는 FR4 유전체를 이용해 제작하였으며, 5.12 GHz와 6.08 GHz의 공진 주파수와 5.5 GHz 중심 주파수를 기준으로 27.3 %(1.5 GHz)의 대역폭을 갖는다. 측정된 안테나의 방사 패턴은 일반적인 마이크로스트립 패치 안테나와 유사하다.
본 논문에서는 600V/200A 또는 1200V/150A와 같은 고전력 절연 게이트 소자를 구동 및 보호하기 위한 파워 IC에 대한 연구에 대해서 살펴보았다. 고전력 소자의 구동을 위해서 최대 Sourcing 전류 4A, 최대 Sinking 전류 8A로 설계하였으며, 과전류 보호회로로는 전력소자의 드레인(콜렉터) 전압을 측정하여, Desaturation을 검출하는 방식을 사용하였다. 또한 과전류 보호시 기생 인덕턴스에 의해 발생할 수 있는 과전압을 억제하기 위해서 soft-shutdown 기능을 추가하였다. 제안된 게이트 구동 IC는 동부하이텍의 고전압 BCDMOS 공정인 0.35um BDA350 공정과 PDK를 사용하여 설계 및 제작하여 검증하였다.
유기물 기반의 전자 소자에서 소자간의 전기적인 전류 흐름 및 기생저항 등을 차단하기 위하여 표면 에너지를 이용한 새로운 패터닝 기법을 제안하였다. 소수성의 perfluoro-alkyl fluorosilanes을 플라즈마 이온 에칭을 이용하여 선택적으로 친수성으로 변환한 뒤 wettability 현상을 통해 유기 물질을 자동 패터닝 하였다. 또한 이 기법을 이용하여 $V_{oc}$ (open circuit voltage): 482 mV, $J_{sc}$ (short circuit current density): 2.4 mA/$cm^2$, FF (Fill factor): 0.58, $\eta$ (Efficiency): 0.95 % 의 특성을 보이는 bulk-이종접합 유기 태양 전지 소자를 제작하였다.
SiC 기반의 전력용 반도체 소자들은 스위칭 속도가 빠르고 높은 차단 전압을 가져 dv/dt가 크다. 중전압 이상에서 게이트 드라이버에 절연된 전원 공급을 하기 위해 소형 변압기가 사용된다. 하지만 변압기의 1, 2 차 권선 사이에 수십 pF 이상의 기생 커패시턴스가 존재하며, 높은 전압을 고속으로 스위칭 하게 될 경우 기생 커패시턴스를 통해 제어부로 공통 모드 전류가 흘러 오작동을 야기할 수 있다. 본 연구에서는 변압기를 대체하여 무선전력전송 코일을 이용한 게이트 드라이버용 절연된 전원공급 장치를 제안한다. 무선전력전송 코일 사이의 거리를 수 mm 이상 이격시켜 코일 사이의 기생 커패시턴스를 1 pF 이하로 줄이고 높은 절연 특성을 가질 수 있다. 무선전력 전송의 공진 토폴로지는 직렬-병렬을 선택했고, 2 MHz에서 높은 효율을 갖도록 I-core 코일을 2.2cm × 1.5cm × 1.7cm으로 제작해 검증했다.
LIGBT의 캐소드에 전류 제한 능력이 있는 LDMOS를 직렬 연결하여 LIGBT의 전류가 기생 사이리스터가 동작하게 되는 지점까지 증가하는 것을 억제함으로써 기생 사이리스터의 동작으로 인한 LIGBT의 불안정 동작 효과적으로 방지하는 새로운 구조의 LIGBT를 제안한다. 또한 턴-오프 시에 LDMOS의 전류 차단 능력에 의해 전류가 기존의 소자에 비해 빠르게 감소하는 효과로 인해 빠른 스위칭 속도를 얻을 수 있었다.
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[게시일 2004년 10월 1일]
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