• Proceedings of the KIPE Conference
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• 2012.11a
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• pp.73-74
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• 2012

본 논문은 브릿지형 컨버터에 존재하는 기생성분이 게이트 구동에 미치는 영향을 분석한다. 다양한 기생성분과 입출력 사양에 따라 게이트 구동을 저해하는 EMI의 크기가 어떻게 변하는지 그 관계를 밝힌다. 이론적 분석을 통하여 시뮬레이션 모델을 구축하고, 실험을 통하여 타당성을 증명한다.

• Proceedings of the KIEE Conference
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• 2005.07b
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• pp.936-938
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• 2005

본 논문은 실제 단상유도전동기의 정확한 특성예측을 위해 각종 기생성분, 즉 자기회로 포화 및 고조파에 의한 영향을 분석하였다. 특히 기동특성에 큰 영향을 주는 공간고조파 성분의 영향을 고려하기 위해 슬롯과 권선분포에 대한 고조파분석 및 고조파 등가회로를 구현하였다. 이로부터 동특성해석을 시행함으로써 공간고조파에 의한 기동에서의 기생토크효과를 분석하였다.

• Journal of the Institute of Electronics and Information Engineers
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• v.52 no.10
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• pp.33-46
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• 2015

In this paper, we predicts the analog and digital circuit performance of FinFETs that are scaled down following the ITRS(International technology roadmap for semiconductors). For accurate prediction of the circuit performance of scaled down devices, accurate parasitic resistance and capacitance analytical models are developed and their accuracies are within 2 % compared to 3D TCAD simulation results. The parasitic capacitance models are developed using conformal mapping, and the parasitic resistance models are enhanced to include the fin extension length($L_{ext}$) with respect to the default parasitic resistance model of BSIM-CMG. A new algorithm is developed to fit the DC characteristics of BSIM-CMG to the reference DC data. The proposed capacitance and resistance models are implemented inside BSIM-CMG to replace the default parasitic model, and SPICE simulations are performed to predict circuit performances such as $f_T$, $f_{MAX}$, ring oscillators and common source amplifier. Using the proposed parasitic capacitance and resistance model, the device and circuit performances are quantitatively predicted down to 5 nm FinFET transistors. As the FinFET technology scales, due to the improvement in both DC characteristics and the parasitic elements, the circuit performance will improve.

• The Journal of the Korea institute of electronic communication sciences
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• v.13 no.5
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• pp.959-964
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• 2018

In this paper, it was firstly confirmed that the drain current of the depleted SOI MOSFET operated in the high frequency response delay occurs by the inductive parasitic. Depleted SOI MOSFET cannot be applied as a conventional high-frequency MOSFET model because the response delay of the drain current is generated in accordance with the drain voltage fluctuation. This response delay may be described as a non-quasi-static effect, and the SOI MOSFET generated the response delay by the inductive parasitics compared to typical MOSFET. It is confirmed that depleted SOI MOSFET's RF characteristics can be well reproduced with the proposed method including the drain current response delay.

• Proceedings of the KIPE Conference
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• 2015.07a
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• pp.269-270
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• 2015

본 논문에서는 GaN FET과 같이 고주파 스위칭이 가능하나 턴-온 문턱전압이 매우 낮은 전력반도체 소자의 안정적 구동을 위해 기생성분을 최소화 할 수 있는 PCB Layout 설계 방법에 대해 고찰한다. PCB Track의 길이 및 배치에 따른 기생 인덕턴스 등의 기생성분을 정량적으로 분석하고, Faulty 턴-온에 가장 직접적인 문제를 야기하는 ac-loop 인덕턴스 최소화 설계 방법을 제시하며 실험으로 검증한다.

• Journal of Advanced Navigation Technology
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• v.15 no.4
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• pp.596-601
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• 2011

This paper has presented research results for the switching mode class E frequency multiplier that has simple circuit structure and high efficiency. Frequency multiplication is coming from the nonlinearity of the active component, and this paper models the FET active component as a simple switch and some parasitics to analyze the characteristics. The matching component parameters for the class E frequency doubler have been derived with modeling the FET as a input controlled switch and some parasitics. A circuit simulator, ADS, is used to simulate the output voltage and current waveform and efficiency with the variation of the parasitic values. With 2.9GHz input and 2V bias, the drain efficiency has been decreased from 98% to 28% with changing the parasitic capacitance from 0pF to 1pF at 5.8GHz output, which shows that the parasitic capacitance CP has the most significant effect on the efficiency among the parasitics of FET.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2003.05a
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• pp.112-115
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• 2003

Sub-90nm급 high speed 소자를 위해서는 extension영역의 shallow junction과 sheet 저항의 감소가 필수적이다. 일반적으로 기생저항은 channel저항의 약 10-20%정도를 차지하도록 제작되므로, 이를 최소화하여 optimize하기 위해서는 기생저항에 대한 성분 분리와 이들이 가지는 저항값에 대한 정량적 계산이 이루어져야 한다. 이에 본 논문은 calibration된 TCAD simulation을 통해 90nm급 Tr. 에서 각 영역의 저항성분을 계산, 평가하는 방법을 제시한다. 이 결과, 특히, extension영역의 표면-accumulation부분이 가장 개선이 있어야 할 부분으로 분석되었으며, 이 저항은 gate하부에 존재하는 extension으로부터 발if되는 측면 doping의 tail영역으로 인해 형성되는 것으로,doping의 abruptness가 가장 중요한 factor인 것으로 판단된다.

• Proceedings of the KIPE Conference
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• 2020.08a
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• pp.397-398
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• 2020

최근 COVID-19(Coronavirus disease, 2019)의 발병으로 정확한 진단을 하기위한 X-ray 검사에 대한 수요가 증가하고 있다. 품질이 높은 수준의 Xray 영상을 얻기 위해서는 X-ray 튜브에 촬영 목적에 맞는 일정한 고전압을 제어를 통해 인가해야 한다. 그러기 위해서는 전력변환장치의 출력전압 특성을 고려하여 설계해야 한다. 따라서 Xray 발생장치에 주로 사용되는 Cockcroft-Walton Voltage Multiplier를 사용하여 다이오드의 기생커패시턴스 성분이 변압기의 누설 인덕턴스 성분, 회로의 기생 인덕턴스 성분과 공진현상을 일으켜 발생하는 출력전압의 특성 변화에 대한 시뮬레이션을 개발하고 분석 하였다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.26 no.5
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• pp.483-491
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• 2015

This paper describes the design optimization of parasitic elements used for TACAN broadband antenna. We deployed parasitic elements arranged in a circular array to electronically rotate the antenna instead of employing a mechanically rotated antenna to generate the composite radiation pattern of 15 Hz and 135 Hz including bearing information and to meet the harmonic contents specification of MIL-STD-291C. We performed the simulation for optimization of the parasitic elements and fabricated the antenna composed of 16 parasitic elements of 15 Hz and 63 parasitic elements of 135 Hz. With harmonics magnitude reduction by increasing the number of steps using vector composition of the reflectors, the measured result meets the specification of MIL-STD-291C.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.35D no.10
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• pp.91-97
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• 1998

The modulation performance of 10 Gbps electro-absorption InGaAsP/InGaAsP strain compensated MQW (Multiple Quantum Well) modulator module depends on the modulator as well as the package parasitics. The high frequency package parasitics resulting from various structural discontinuities, limit the modulation bandwidth and increase the chirp-parameter. Therefore, we propose the double bondwires embedded in dielectric materials to minimize the bondwire parasitics. Using the proposed structure with 50 $\Omega$ terminating resistor, the modulation bandwidth is greatly increased by 125 % than the bare chip and the chirp-parameter is also reduced. This technique can be used in optimizing the package of high speed external modulators.