• Title/Summary/Keyword: 고성능 반도체

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Technology and Trends of High Performance Processors (고성능 프로세서 기술동향)

  • Kim, Y.W.;Kim, S.W.
    • Electronics and Telecommunications Trends
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    • v.25 no.5
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    • pp.123-136
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    • 2010
  • 반도체 공정 기술의 발전으로 인하여 반도체 회로는 지속적으로 비약적인 성능의 발전을 가져오고 있다. 고성능 프로세서는 이와 같은 반도체 공정의 미세화에 따라 전력소모 및 발열 문제로 인하여 공정 및 속도 향상을 통한 성능 경쟁에서 탈피하여, 수십 개에서 수백 개의 코어를 내장하는 고도병렬화/이기종화를 통한 성능 향상을 추구하는 시대로 접어들고 있다. 본 문서에서는 최근의 고성능 프로세서 동향을 중심으로 병렬/이기종화 기술 및 관련 기술의 최근 동향과 향후 발전 추세에 대해 논의하고자 한다.

저 전압 고성능 DSP를 이용한 AC 서보 모터 제어

  • 최치영;홍선기
    • Proceedings of the Korean Society Of Semiconductor Equipment Technology
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    • 2003.05a
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    • pp.8-11
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    • 2003
  • 본 연구는 AC서보 모터의 벡터 제어를 구현하는데 있어 디지털 제어에 의한 시간 지연 및 Af) 변환기, QEP(Quadrature Encoder Pulse Circuit)등 주변 소자의 시간 지연에 의한 노이즈를 최소화하지 위하여 고성능 저 전압형 DSP인 TMX320F2812를 사용하였다. TMX320F2812는 150MIPS의 빠른 연산 속도와 12비트의 AD 컨버터, QEP회로는 물론 공간 전압 벡터 PWM을 발생시킬 수 있는 기능을 가진 모터 제어용 원친 DSP이다. 이와 같이 주변 회로들을 내장한 고성능 DSP의 사용은 모터 제어부의 하드웨어적인 구성을 간소화 시키고 이로 인한 비용 절감을 얻을 수 있다. 또한 전류 샘플을 위한 필터 부분을 디지털 필터화 하여 전류 샘플링 노이즈를 제거하였고, 옵셋 전압을 이용한 SVPWM을 구현하여 연산 시간을 대폭 단축 하였다. TMX320F2812의 단점인 고정 소수점 연산에 대해서는 각 변수에 대한 스케일링을 통해 유효 자리를 확보하였다.

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반도체 공정관리의 자동화

  • Heo, Chung-Ho
    • ETRI Journal
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    • v.9 no.1
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    • pp.125-137
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    • 1987
  • 반도체 산업에서는 반도체 소자의 고집적도와 고기능화로 인하여 전반적으로 생산설비의 자동화가 급격히 발달함에 따라 생산라인의 관리자동화가 필연적으로 요구되고 있다. 이것은 컴퓨터 network에 의한 콘트롤과 자동운반 시스팀에 의한 공정제어를 실시하기 때문이다. 이러한 시스팀들의 특징은 feed forward, feed back 에 의한 정확한 공정제어와 on line, real time의 데이터 수집, 해석을 한다. 그러나 전반적인 자동화를 실현하려면 웨이퍼의 자동 handling 기술, 고성능 센서의 개발 등이 문제점으로 남아있다.

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The technical trend of micro-pressure sensors (마이크로 압력센서의 기술동향)

  • 정귀상
    • Electrical & Electronic Materials
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    • v.8 no.1
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    • pp.102-113
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    • 1995
  • 일반적으로 단결정 실리콘은 거의 모든 전자소자의 재료로서 널리 사용되고 있으며 제조공정기술 또한 상당한 수준에 도달하고 있다. 최근에는 실리콘 자체의 우수한 압저항효과, 기계적 특성 그리고 반도체 제조공정을 이용한 미세가공기술인 마이크로머시닝을 이용하는 반도체 압력센서에 대한 연구가 활발히 진행되고 있다. 기계식 압력센서에 비해서 전기적 변화를 이용하는 반도체 압력센서에서는 소형, 저가격, 고신뢰성, 고감도, 다기능, 고분해, 고성능 및 집적화 등의 우수한 특성을 지니고 있다. 본고에서는 이러한 특성을 가지는 반도체 압력센서중 특히, 압저항형과 용량형 압력센서의 구조와 원리, 그리고 연구.개발동향 및 향후 전망에 관해서 기술하였다.

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세계 3번째로 SRAM시대열어 - 256KD 램 보다 고부가가치 8월부터 생산수출

  • 한국발명진흥회
    • 발명특허
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    • v.10 no.8 s.114
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    • pp.64-64
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    • 1985
  • 금성반도체(대표 : 구자두)는 미국, 일본에 이어 세계 3번째로 첨단반도체제품인 CMOS 64K SRAM을 자체개발하는데 성공했다. 국내 최초로 개발된 금성반도체의 CMOS 64K SRAM은 우리나라의 반도체 기술수준을 선진국 수준으로 성큼 다가서게 했다. CMOS 64K SRAM은 NMOS의 256K DRAM에 비해 작동속도가 2배이상 빠를 뿐만 아니라 재충전이 필요없는 완전한 스태틱(static) RAM으로 대용량$\cdot$고속$\cdot$고신뢰성을 요하는 고성능 컴퓨터, 통신장비등 첨단 산업용 기기의 기억장치에 주로 사용된다.

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Composite Blade for Dicing of Wafer (웨이퍼 가공용 복합 블레이드)

  • Lee, Jeong-Ick
    • Proceedings of the KAIS Fall Conference
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    • 2008.05a
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    • pp.46-48
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    • 2008
  • 나노복합 블레이드가 반도체 웨이퍼 가공을 위한 마이크로급 나노장치나 그 이상의 나노급 구조체를 위해 사용되었다. 금속 블레이드는 실리콘 웨이퍼 가공을 위해 사용되어 왔다. 그러나, 최근 레진 복합 블레이드는 반도체나 핸드폰의 쿼츠 웨이퍼 가공에 사용된다. 유기 또는 비유기 재료 선정은 기계가공성, 전기 전도성, 강도, 연성 및 웨이퍼 저항을 가진 블레이드를 만드는데 중요하다. 고성능 응용의 증대 요구에 따라 개발된 고기술 비유기성 재료의 혼합은 낮은 가격에 고기능의 신뢰도를 필요로 한다. 나노 입자의 크기를 가진 레진 복합물의 마이크로 설계는 입자간 상호작용의 제어가 필요하다. 형상 제작 동안 마이크로 차원에 두께를 유지하기 위해서는 마이크로/나노급 제작을 위한 가공기술이 중요한 것 중의 하나이다. 본 연구에서는 핫 프레스 구조물이 원래 설계 기준과 두께 차이의 실험 접근법을 사용해 만들어졌다. 다른 습식 공정 기술은 차원의 허용치를 개선하기 위해 만들었다. 실험들과 해석들은 신뢰성 결과가 사용가능함을 보여주었다. 반도체 시장에 사용될 레진 복합 블레이드의 개선 효과가 논의되었다.

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GaN Power Devices-global R&D status and forecasts (GaN 전력반도체 글로벌 연구개발 현황 및 미래 발전방향)

  • Mun, J.K.;Bae, S.B.;Lee, H.S.;Jung, D.Y.
    • Electronics and Telecommunications Trends
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    • v.31 no.6
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    • pp.1-12
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    • 2016
  • GaN 전력반도체는 와이드 밴드갭(Eg=3.4eV)과 높은 이동도 및 낮은 온-저항 특성으로 인하여 차세대 고속/저손실 고효율 전력반도체 소자로서 각광을 받고 있다. 그럼에도 불구하고 글로벌 GaN 전력반도체 기술개발과 상용화는 초기단계로 선진업체 캐치업과 추월이 가능한 분야이다. GaN 반도체의 재료적 장점과 현재 상용화된 200V 이하급과 650V급 GaN 전력반도체 소자의 글로벌 시장동향으로 볼 때 고속 스위칭과 전력모듈 소형화 및 시스템의 고효율화를 요구하는 제품응용에 특화해야할 것으로 판단된다. 특히 기존 Si 전력반도체 대비 고성능 GaN 제품의 저가격화뿐만 아니라 선진기업과의 경쟁력 확보를 위하여 6인치 기반 Au-free CMOS 호환 공정 개발을 통한 GaN 전력반도체 기술의 국산화와 신시장 선점을 위한 조기 상용화의 중요성을 강조하고자 한다.

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A Research for VLSI Layout Migration EDA System (VLSI 레이아웃 이식 시스템에 관한 연구)

  • Kwak, Sung-Hun;Lee, Ki-Joong;Kim, Yong-Bae;Lee, Yun-Sik
    • Annual Conference of KIPS
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    • 2000.04a
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    • pp.1089-1094
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    • 2000
  • 소형 고성능 가전기기를 실현하기 위한 다기능 고집적의 실리콘화에 대응하기 위하여 반도체 업계는 SoC(System On a Chip) 설계, 반도체 지적 재산권인 IP(Intellectual Property)에 관한 연구를 두개의 핵심 연구 항목으로 설정하여 진행되어 왔다. 반도체 레이아웃 이식 자동화 시스템은 설계 재활용(Design Reuse), IP의 실용화와 확산을 위한 핵심 연구 과제 중의 하나로써, Time-To-Market 과 Time-To-Money 를 동시에 가능토록 하는 근간의 기술이 된다. 본 연구는 정확하고 고속의 IP내의 반도체 소자 인식 알고리즘, 그래프를 이용한 제한 조건의 구현과 해석, 향상된 컴팩션(Compaction) 알고리즘의 연구로 말미암아 기존의 연구 결과 대비 평균 20배의 속도 향상과 평균 41%의 메모리만을 사용함으로써 경쟁 기술 대비 월등한 우위를 보이고 있다. 이로써, 대형의 반도체 설계 도면의 처리를 가능하도록 하였으며, 반도체 IP의 응용성(flexibility)을 부여 함으로써, IP의 재활용의 기초 연구와 SoC 설계 확산에 지렛대 역할을 하는 연구가 되리라고 예측한다.

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