• 한국통신학회논문지
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• 제21권2호
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• pp.409-416
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• 1996

This paper describes the simulation environment that verifies whether a new microporcessor described with HDL is compatible with an existing microprocessor. The compatibility verification is done by showing that the new microprocessor executes the OS(Operating System) program used in the existing microprocessor without any modification of its binary code. The proposed verification environment consists of a virtual system and a graphic user interface (GUI) module. Each module is independently designed based on serve-client model and three exists a communication part for information interchange between the two modules. This paper describes the method of constructing the verification environment and presents the compatibility verification environment of the x86 microprocessor as the simulation result.

• 융합신호처리학회논문지
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• 제12권2호
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• pp.145-149
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• 2011

최근 시스템의 규모가 커지고 복잡해지면서, 시스템 수준에서의 기능 검증방법론이 중요해지고 있다. 기능블록의 검증을 위해서는 주로 BFM(bus functional model)이 사용되며, 기능 검증에 대한 부담이 증가할수록 올바른 검증환경 구성의 중요성은 더욱 증가한다. SystemVerilog는 Verilog HDL의 확장으로 하드웨어 설계언어의 특징과 검증언어의 특징을 동시에 갖는다. 동일한 언어로 설계기술, 기능 시뮬레이션 그리고 검증을 진행할 수 있다는 것은 시스템개발에서 큰 이점을 갖는다. 본 논문에서는 SystemVerilog를 이용하여 AMBA 버스와 기능블록으로 구성된 DUT를 설계하고, 계층적 테스트벤치를 이용한 검증환경에서 DUT의 가능을 검증한다. 기능 블록은 Adaptive FIR 필터와 Booth's 곱셈기를 사용한다. 이를 통하여 검증환경이 DUT와 연결되는 인터페이스의 부분적인 변경을 통하여 다른 하드웨어의 기능을 검증하는데 재사용되는 이점을 가지고 있음을 확인한다.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.43-52
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• 2004

본 논문은 마이크로프로세서의 설계과정 중, 중요도가 크게 부각되고 있는 기능 검증을 좀더 효율적으로 할 수 있는 검증환경을 제안한다. 본 검증 환경은 테스트 벡터 생성부분, 시뮬레이션 부분, 결과 비교 부분으로 구성되어 있다. 기존에 사용되던 검증 방법보다 좀더 효율적인 기능 검증이 가능하도록 하기 위해 바이어스 랜덤 테스트 벡터 생성기를 사용하였고, 참조모델로 재정의 가능 명령어 수준 시뮬레이터를 사용하였다. 본 검증 환경에서 수행된 결과를 비교함으로써 일반적인 테스트벡터에서 발견하기 어려운 오류 유형을 발견하고 새로운 오류 유형의 기준을 제시하는 효과를 지닌다.

• 전자공학회지
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• 제30권9호
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• pp.1002-1011
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• 2003

In this paper, we introduce an integrated SoC front-end design & verification environment which can be practically used in the embedded 32-bit processor-core SoC VLSI design. Our introduced SoC design & verification environment integrates two most important flows, such as the RTL power estimation and code coverage analysis, with the functional verification (chip validation) flow which is used in the conventional simulation-based design. For this, we developed two simulation-based inhouse tools, RTL power estimator and code coverage analyzer, and used them to adopt them to our RTL design and to increase the design quality of that. Our integrated design environment also includes basic design and verification flows such as the gate-level functional verification with back annotation information and test vector capture & replay environment.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.117-120
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• 2001

This paper presents a HW/SW co-design environments and its validation for development of virtual component on the 32-bit RISC core which is used in the design of Information-Appliance-On-a-Chip. For the experimental environment, we developed the cycle-accurate instruction set simulator based on SE3208 RISC core of ADChips. To verify the function of RISC core at the cycle level, we implemented the verification environment by grafting this simulator on the Seamless CVE which is a commercial co-verification environment.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.204-207
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• 2000

Verification is one of the most critical and time-consuming tasks in today's design process. This paper describes the basic idea of Co-verification and the environment setup for the design of DVD Servo with TeakLite DSP core by using Seamless CVE, Hardware/software Co-verification too1.

• 반도체디스플레이기술학회지
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• 제23권1호
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• pp.25-35
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• 2024

In the present modern day, as the complexity and size of SoC(System on Chip) increase, the importance of design verification are increasing, Therefore it takes a lot of time to verify the design. There is an emerging need to manage the verification environment faster and more efficiently by reusing the existing verification environment. UVM-based verification is a standardized and highly reliable verification method widely adopted and used in the semiconductor industry. This paper presents a UVM-based verification for the 4 tap equalizer module with a systolic array structure. Through the constraints randomization, it was confirmed that various test scenarios stimulus were generated. In addition, by verifying a simulation comparing the actual DUT outputs with the MATLAB reference outputs, the reuse and efficiency of the UVM test bench could be confirmed.

• 한국시뮬레이션학회논문지
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• 제28권1호
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• pp.41-47
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• 2019

국방 시뮬레이션은 여러 무기체계를 실험하고 그 효용성을 평가하기 위해 활발히 사용된다. AddSIM 환경의 경우 국방 시뮬레이션에서 다루는 무기체계들을 보다 통합적인 관점에서 지원하기 위해 고안된 시뮬레이션 프레임워크로 재사용성과 확장성을 고려하여 설계되었다. AddSIM에서 사용되는 모델의 경우 기본 모델 구조에 대한 정보와 실제 무기 체계의 설계를 위해 사용되는 사용자 코드 영역에서의 검증이 통합적이며 정확한 시뮬레이션을 위해 필요하다. 따라서 본 논문에서는 AddSIM에서 사용되는 모델들에 대한 완전성을 위해 사용된 동적 검증 방법에 대해 설명한다. 사용자 코드 동적 검증 방법에 대해서는 명세 기법과 검증을 위한 알고리즘에 대해 설명한다. 또한, 검증 명세 기법 및 알고리즘을 바탕으로 구현된 동적 검증기 프로토타입에 대해 소개하며, 사례 연구에서는 AddSIM 환경에서 구현된 시뮬레이션 예제를 바탕으로 수행한 검증 결과를 분석한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.65-68
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• 2002

The verification of software part and HW/SW interface suffer from the absence of the hardware platform at the end of partitioning and coding phase in design cycle. In this paper we present the design of easy verification for hardware design. Hardware and software engineer can verify their software program and hardware design for a chip that is emulated in proposed verification environment. Besides, designer can easily design the DEMO system.

• 융합신호처리학회논문지
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• 제12권4호
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• pp.309-314
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• 2011

시스템의 복잡도가 증가함에 따라 상위수준 추상화에 기반한 시스템수준 설계 및 하드웨어의 기능적 검증을 위한 방법론의 중요성이 부각되고 있으며, Verilog HDL(Hardware Description Language)에 하드웨어 검증기능이 추가된 SystemVerilog를 이용하는 시스템수준의 기능적 검증방법이 각광받고 있다. SystemVerilog는 Verilog HDL의 확장된 형태로 하드웨어 설계언어와 검증언어의 특징을 모두 포함하나, 다중상속을 허용하지 않는다. 본 논문에서는 SystemVerilog 기반의 검증환경과 다중상속을 허용하는 SystemC 의 구성요소를 SystemVerilog DPI(Direct Programming Interface) 및 ModelSim macro를 이용해 결합한 다중상속이 가능한 검증환경을 구성한다. 다중상속이 허용된 검증환경 시스템은 특정부분을 수정 후 재실행으로 DUT(Design Under Test)의 기능 검증을 쉽게 수행할 수 있으며, OOP(Object Oriented programming) 기법을 이용한 코드의 재사용성이 높아 또 다른 DUT의 동작 검증에 재사용할 수 있다.