• 마이크로전자및패키징학회지
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• 제15권1호
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• pp.45-50
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• 2008

Through via 3D SiP의 평탄화 공정에 적용하기 위해 전기도금법을 이용하여 직경 $50{\mu}m$와 $20{\mu}m$ via를 구리로 채운 후 전해연마를 실시하여 전해액 종류와 첨가제에 따른 특성을 분석하였다. 전해연마시 양극과 음극의 전위차 변화를 측정하여 평탄화 공정의 종료 시점을 판단하였다. 인산에 가속제인 acetic acid와 억제제인 glycerol을 첨가한 전해액으로 전해연마를 실시하여 via 형상 안팎의 단차를 제거하면서 평탄화를 이를 수 있었고, 양극과 음극의 전위차가 급격히 증가하는 시점에서 공정을 종료하여 via 위에 과도금된 구리만을 제거할 수 있었다.

• 한국전자파학회논문지
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• 제21권2호
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• pp.188-193
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• 2010

본 논문은 관통형 비아와 전송 선로 사이의 임피던스 불연속과 P/G(Power/Ground) 면 사이에서 발생되는 공진으로 인한 클록 신호 응답 성능 저하가 관통형 비아(through-hole via)가 있는 4층 PCB(Printed Circuit Boards)의 SI(Signal Integrity) 성능에 악영향을 미치는 것을 이론적으로 분석하였다. 비아 구조의 집중소자 모델링을 이용한 반사 전압 계산과 TDR(Time Domain Reflector) 시뮬레이션 결과 비교로 관통형 비아와 전송 선로 사이의 임피던스 불연속 최소화 시킬 수 있고, 관통형 비아 위치를 이용한 P/G면 공진 상쇄의 시뮬레이션 결과로 클록 신호 응답 성능을 향상시킬 수 있음을 확인하였다.

• 마이크로전자및패키징학회지
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• 제15권2호
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• pp.29-36
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• 2008

본 연구에서는 MEMS 소자의 직접화 및 소형화에 필수적인 through-wafer via interconnect의 신뢰성 문제를 연구하였다. 이를 위하여 Au-Sn eutectic 접합 기술을 이용하여 밀봉(hermetic) 접합을 한 웨이퍼 레벨 MEMS 패키지 소자를 개발하였으며, 전기도금법을 이용하여 수직 through-hole via 내부를 구리로 충전함으로써 전기적 연결을 시도하였다. 제작된 MEMS 패키지의 크기는 $1mm{\times}1mm{\times}700{\mu}m$이었다. 제작된 MEMS패키지의 신뢰성 수행 결과 비아 홀(via hole)주변의 크랙 발생으로 패키지의 파손이 발생하였다. 구리 through-via의 기계적 신뢰성에 영향을 줄 수 있는 여러 인자들에 대해서 수치적 해석 및 실험적인 연구를 수행하였다. 분석 결과 via hole의 크랙을 발생시킬 수 있는 파괴 인자로서 열팽창 계수의 차이, 비아 홀의 형상, 구리 확산 현상 등이 있었다. 궁극적으로 구리 확산을 방지하고, 전기도금 공정의 접합력을 향상시킬 수 있는 새로운 공정 방식을 적용함으로써 비아 홀 크랙으로 인한 패키지의 파괴를 개선할 수 있었다.

• 마이크로전자및패키징학회지
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• 제24권1호
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• pp.35-43
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• 2017

The three-dimensional integrated circuit (3D-IC) is a general trend for the miniaturized and high-performance electronic devices. The through-silicon-via (TSV) is the advanced interconnection method to achieve 3D integration, which uses vertical metal via through silicon substrate. However, the TSV based 3D-IC undergoes severe thermo-mechanical stress due to the CTE (coefficient of thermal expansion) mismatch between via and silicon. The thermo-mechanical stress induces mechanical failure on silicon and silicon-via interface, which reduces the device reliability. In this paper, the thermo-mechanical reliability of TSV based 3D-IC is reviewed in terms of mechanical fracture, heat conduction, and material characteristic. Furthermore, the state of the art via-level and package-level design techniques are introduced to improve the reliability of TSV based 3D-IC.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.112-117
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• 2008

3D MEMS 소자 또는 적층형 패키지에 응용하기 위해서 실리콘 관통 비아를 이용한 새로운 수직 접속 방법을 제안하고 그 실효성을 증명하기 위해 제작하였다. 제안된 실리콘 관통 비아는 기존의 관통 비아에서 도전 물질로 사용되던 구리대신 실리콘을 적용하였다. 그 결과 열팽창 계수 차이에 의한 열응력 줄일 수 있어 높은 온도에서 이루어지는 MEMS 공정과 병행 가능하게 되었다. $30{\mu}m$ 두께의 실리콘 기판 2층이 적층되었으며 $40{\mu}m$와 $50{\mu}m$의 간격을 가지는 관통 비아 배열을 제작하였다. 관통 비아의 전기적 특성을 측정하고 분석하였다. 측정된 저항 값은 $169.9\Omega$이었다.

• 마이크로전자및패키징학회지
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• 제16권1호
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• pp.1-6
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• 2009

• 마이크로전자및패키징학회지
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• 제19권4호
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• pp.39-43
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• 2012

Via-filling plating and through-hole plating are absolutely imperative for manufacturing of printed-wiring board. This Paper is introducing the latest developments of our company worked on the high-performance of acid copper plating additives for them.

• 대한용접접합학회:학술대회논문집
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• 대한용접접합학회 2006년 추계학술발표대회 개요집
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• pp.190-192
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• 2006

The 3-dimensional(3D) chip stacking technology is one of the leading technologies to realize a high density and high performance system in package(SIP). It could be found that it is the advanced process of through-hole via formation with the minimum damaged on the Si-wafer. Laser ablation is very effective method to penetrate through hole on the Si-wafer because it has the advantage that formed under $100{\mu}m$ diameter through-hole via without using a mask. In this paper, we studied the optimum method for a formation of through-hole via using femto-second laser heat sources. Furthermore, the processing parameters of the specimens were several conditions such as power of output, pulse repetition rate as well as irradiation method and time. And also the through-hole via form could be investigated and analyzed by microscope and analyzer.

• 대한전자공학회논문지SD
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• 제42권4호
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• pp.45-52
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• 2005

본 논문은 인쇄 회로 기판에 있는 through hole vias를 시간 영역과 주파수 영역 측정을 통하여 characterization을 하였다. Via characterization은 Time Domain Reflectometry (TDR)를 이용하여 시간 영역에서 측정하고 HSPICE fitting 시뮬레이션으로 via 모델 파라미터를 추출하였다. 또한 2 port Vector Network Analyzer (VNA)로 주파수 영역에서 측정하고 Advanced Design System (ADS) fitting 시뮬레이션 하였다. VNA를 이용한 측정에서는 같은 평면에서 probing하기 위해 ABCD matrix 를 이용하여 do-embedding 수식을 유도하였다. 그리고 single via characterization 결과를 바탕으로 differential signaling을 위한 differential via characterization을 TDR과 VNA 측정을 통하여 수행하였다. Differential via characterization은 TDR 모듈의 odd mode와 even mode 소스들을 이용하여 시간 영역에서 측정하고 HSPICE로 fitting 시뮬레이션으로 모델 파라미터를 추출하였다. 추출된 모든 data는 측정 및 simulation 결과를 비교한 결과 single via의 경우, 최대 $14\%$, differential via의 경우 최대 $17\%$의 오차를 나타내었다.

• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.45-50
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• 2006

3D package의 SiP에서 구리의 via filling은 매우 중요한 사항으로 package밀도가 높아짐에 따라 via의 크기가 줄어들며 전기도금법을 이용한 via filling이 연구되어왔다. Via filling시 via 내부에 결함이 발생하기 쉬운데 전해액 내에 억제제, 가속제등 첨가제를 첨가하고 펄스-역펄스(PRC)의 전류파형을 인가하여 결함이 없는 via의 filling이 가능하다. 본 연구에서는 건식 식각 방법 중 하나인 DRIE법을 이용하여 깊이 $100{\sim}190\;{\mu}m$, 직경이 각각 $50{\mu}m,\;20{\mu}m$인 2가지 형태의 via을 형성하였다. DRIE로 via가 형성된 Si wafer위에 IMP System으로 Cu의 Si으로 확산을 막기 위한 Ta층과 전해도금의 씨앗층인 Cu층을 형성하였다. Via시편은 직류, 펄스-역펄스의 전류 파형과 억제제, 가속제, 억제제의 첨가제를 모두 사용하여 filling을 시도하였고, 공정 후 via의 단면을 경면 가공하여 SEM으로 관찰하였다.