• 전기전자학회논문지
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• 제25권2호
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• pp.302-308
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• 2021

본 논문에서는 영상 처리용 12-비트의 10-MS/s 파이프라인 아날로그-디지털 변환기(ADC: analog-to-digital converter)가 제안된다. 제안된 ADC는 샘플-홀드 증폭기, 3개의 stage, 3-비트 플래시 ADC, 그리고 digital error corrector로 구성된다. 각 stage는 4-비트 flash ADC와 multiplying digital-to-analog ADC로 구성된다. 고해상도의 ADC를 위해 제안된 샘플-홀드 증폭기는 gain boosting을 이용하여 전압 이득을 증가시킨다. 제안된 파이프라인 ADC는 1.8V 공급전압을 사용하는 180nm CMOS 공정에서 설계되었고 차동 1V 전압을 가지는 1MHz 사인파 아날로그 입력신호에 대해 10.52-비트의 유효 비트를 가진다. 또한, 약 5MHz의 나이퀴스트 사인파 입력에 대해 측정된 유효비트는 10.12 비트이다.

• 전자공학회논문지
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• 제51권6호
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• pp.209-220
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• 2014

압축센싱은 성긴 (sparse) 신호에 대해 Nyquist rate 미만의 샘플링으로도 신호 획득이 가능하다는 것을 수학적으로 증명한 새로운 개념이다. 그동안 영상분야 압축센싱을 위한 수많은 복원 알고리즘들이 제안되어 왔으나, 낮은 측정률 하에서는 복원 화질 측면에서 아직 개선할 점이 많다. 일례로, 자연 영상의 압축센싱 복원 화질 향상을 위해, 영상과 관련한 사전 정보들로부터 정규화 식을 도출하여 복원에 적용해 볼 수 있을 것이다. 따라서, 본 논문에서는 Dantzig selector 및 평활 필터(가우시안 필터 및 nonlocal 평균 필터)기반의 평활 잔차 오류 정규화 방법을 제안한다. 또한, 복원 영상의 객체 및 배경에서 발생하는 edge 정보를 우수하게 보전하는 것으로 알려진 Total variation 기반 최소화 알고리즘에 적용하여 복원 영상의 화질을 향상시키는 방법을 제안한다. 제안하는 구조는 잔차신호의 평활화를 활용한다는 측면에서 새로운 압축센싱 복원 방식이라고 할 수 있다. 실험 결과, 제안방법은 기존 방법들에 비해 객관적 및 주관적 화질 측면에서 더 높은 성능 향상을 보여주었으며, 특히 기존 Bayesian 압축센싱 복원 방식과 비교 시 최대 9.14 dB 성능이 향상되었다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.