반도체 및 전자기기 산업에 있어서 NVM은 아주 중요한 부분을 차지하고 있다. NVM은 디스플레이 분야에 많은 기여를 하고 있는데, 측히 AMOLED에 적용이 가능하여 온도에 따라 변하는 구동 전류, 휘도, color balance에 따른 문제를 해결하는데 큰 역할을 한다. 본 연구에서는 bottom gate 구조의 nc-Si NVM 실험을 진행하였다. P-type silicon substrate (0.01~0.02 ${\Omega}-cm$) 위에 Blocking layer 층인 SiO2 (SiH4:N2O=6:30)를 12.5nm증착하였고, Charge trap layer 층인 SiNx (SiH4:NH3=6:4)를 20 nm 증착하였다. 마지막으로 Tunneling layer 층인 SiOxNy은 N2O (2.5 sccm) 플라즈마 처리를 통해 2.5 nm 증착하였다. 이러한 ONO 구조층 위에 nc-Si을 50 nm 증착후에 Source와 Drain 층을 Al 120 nm로 evaporator 이용하여 증착하였다. 제작한 샘플을 전기적 특성인 Threshold voltage, Subthreshold swing, Field effect mobility, ON/OFF current ratio, Programming & Erasing 특성, Charge retention 특성 등을 알아보았다.
모바일 및 TV, 모니터 부분에서 AMOLED의 비약적인 시장 점유율 확대와 더불어 TFT 소자 부문에서도 많은 집중과 연구개발이 이루어지고 있다. 높은 이동도를 필요로 하는 AMOLED의 구동 회로에 채널층으로서 a-Si이 낮은 이동도로 인한 한계에 부딪히며 더 이상 쓰일 수 없게 되었고, 현재 우수한 이동도와 균일성, 제조 원가 절감의 효과 등 많은 장점을 보유한 산화물 TFT가 접목되고 있다. 현재까지 IGZO, ZnO 등이 많이 연구되며 실제로 AMOLED 용 TFT 소자에 적용 되고 있다. 본 연구에서는 산화물질인 ZTO (Zinc-Tin-Oxide)를 이용하여 TFT를 제작하였다. n-type 웨이퍼에 PECVD를 이용하여 $SiO_2$를 100 nm 증착한 뒤 spin coater로 ZTO용액을 30 nm 증착하였다. ZTO의 최적화된 열처리 온도인 $450^{\circ}C$에서 annealing을 해준 다음에 thermal evaporator로 source와 drain을 증착하였다. Gate 컨택을 위하여 웨이퍼 후면에 silver paste를 이용해 소자를 완성하였다. 산화물질 특성상 환경변화에 민감한 경향성을 보이기 때문에 현재 산화물 TFT는 신뢰성 분석에 많은 연구가 진행되고 있다. 완성된 ZTO TFT 소자를 빛과 수분에 일정한 시간 노출시킨 뒤 I-V 측정을 통하여 소자 열화를 분석하였다.
This research presents a new field effect transistor (FET) by using liquid crystal gate dielectric with remote gate. The fabrication of thin-film transistors (TFTs) was used Indium tin oxide (ITO) for the source, drain, and gate electrodes, and indium gallium zinc oxide (IGZO) for the active semiconductor layer. 5CB liquid crystal was used for the gate dielectric material, and the remote gate and active layer were covered with the liquid crystal. The output and transfer characteristics of the LC-gated TFTs were investigated.
Silicon 기반 Metal-oxide-semiconductor field-effect transistor (MOSFET)의 크기가 감소함에 따라 silicon자체의 물성적 한계가 나타나고 있다. 이를 극복하고자 III-V 화합물 반도체가 채널소자로서 각광받고 있다. 본 연구에서는 III-V 화합물반도체 중 $In_xGa_{1-x}As$는 Indium 조성에 따른 전자구조 및 n-type MOSFET의 소자 특성을 본다. Indium의 조성이 증가함에 따라 subband의 개수와 간격이 증가하게 되어 Density of state가 감소하게 된다. 이로 인하여 Indium의 조성이 증가함에 따라 $In_xGa_{1-x}As$ 채널 MOSFET에서 상대적으로 Fermi level을 더 많이 상승시키게 되어 potential barrier를 얇아지게 만들며 또한 에너지에 따른 전류 밀도를 넓게 분포하도록 만든다. 이로 인하여 단채널에서는 In 조성이 증가함에 따라 direct source-to-drain tunnelling current이 증가하게 된다. 이로 인하여 In 조성의 증가에 따라 subthreshold swing과 ON-state current가 저하된다.
Metal-oxide-semiconductor Field-Effect transistor (MOSFET)을 대체할 기술로서 제안된 Schottky Barrier MOSFET (SB-MOSFET)가 제시되고 있다. 본 연구에서는 SB-MOSFET와 MOSFET을 다양한 소자 파라미터를 변화시킴으로서 양자역학적 전하수송 계산을 바탕으로 특성을 분석한다. MOSFET과 SB-MOSFET은 채널 두께 ($T_{Si}$)가 감소함에 따라 전류량은 증가하고 SS와 DIBL은 증가하였고 Overlap에서는 SS와 DIBL이 커지고 Underlap에서는 작아짐을 보였고 SB-MOSFET는 특히 그 폭이 컸다. 또한 SB 높이가 낮을수록 SB-MOSFET의 전류량이 증가하고 SS는 감소하였고 마찬가지로 Source와 Drain doping concentration이 낮을수록 MOSFET의 전류량은 증가하고 SS는 감소하였다. MOSFET과 SB-MOSFET의 경향은 대체로 비슷하나 변화량의 차이 등이 있었다.
To illustrate an application of the field effect transistor (FET) structure, this study suggests a new cantilever, using atomic force microscopy (AFM), for sensing surface potentials in nanoscale. A combination of the micro-electromechanical system technique for surface and bulk and the complementary metal oxide semiconductor process has been employed to fabricate the cantilever with a silicon-on-insulator (SOI) wafer. After the implantation of a high-ion dose, thermal annealing was used to control the channel length between the source and the drain. The basic principle of this cantilever is similar to the FET without a gate electrode.
The surface potential variations are measured, according to the enhanced measuring speed and voltage sensitivity, using an active device, such as a field effect transistor $(FET)^{1-3}$. In this study, the surface potential was mapped in the patterned $SiO_2$ medium at room temperature. An improved FET-tip cantilever, which has a source, a drain, and an n- channel, was used in this study. The potential images were analyzed both in the contact mode and the non-contact mode, using only a pre-amplifier system instead of a lock-in the amplifier.
A VLSI implementation of a self-learning neural network integrated circuits using a linearity synapse transistor is investigated. The thickness dependence of oxide current density stress current transient current and channel current has been measured in oxides with thicknesses between 41 and 112 $\AA$, which have the channel width $\times$ length 10 $\times$1${\mu}{\textrm}{m}$, 10 $\times$ 0.3${\mu}{\textrm}{m}$ respectively. The transient current will affect data retention in synapse transistors and the stress current is used to estimate to fundamental limitations on oxide thicknesses. The synapse transistor has represented the neural states and the manipulation which gaves unipolar weights. The weight value of synapse transistor was caused by the bias conditions. Excitatory state and inhitory state according to weighted values affected the drain source current.
We have investigated activation phenomena of implanted ions on silicon wafers using microwave(2.45GHz). It is found that the higher concentration of impurities makes the better activation effects by microwave annealing. We have exposed poly-Si TFTs by microwave in order to anneal and improved the device performance. Microwave activates source/drain ions and lowers the contact resistance so that the current of the poly-Si TFTs increases. In addition, the leakage current of hydrogen passivated poly-Si TFTs is decreased after microwave annealing, due to the diffusion of hydrogen ions and curing the defects in the poly-Si active channel.
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[게시일 2004년 10월 1일]
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