• 대한전자공학회논문지SD
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• 제43권6호
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• pp.47-52
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• 2006

본 논문에서는 130nm 이하의 초미세 공정을 위한 저전력 32비트$\times$32비트 곱셈기를 제안한다. 공정이 미세화 되어감에 따라 누설 전류에 의한 정적 전력이 급격하게 증가하여 동적 전력에 비해 무시하지 못할 수준에까지 이르게 된다. 최근 들어 동적 전력과 정적 전력을 동시에 줄일 수 있는 방법으로 MTCMOS에 기반하는 전원 차단 방법이 널리 쓰이고 있지만, 대규모 블록의 전원이 복귀될 때 심각한 전원 잡음이 발생하는 단점이 있다. 따라서 제안하는 곱셈기는 파이프라인 스테이지를 따라 순차적으로 전원을 차단하고 복귀함으로 전원 잡음을 완화시킨다. $0.35{\mu}m$ 공정에서 칩 제작 후 측정하고 130nm 및 90m 공정에서 게이트-트랜지션 수준 모의실험을 실시한 결과 유휴 상태에서의 전력 소모는 $0.35{\mu}m$, 130nm 및 90nm 공정에서 각각 $66{\mu}W,\;13{\mu}W,\;6{\mu}W$이었으며 동작 시 전력 소모의 $0.04\sim0.08%$에 불과하였다. 기존의 클록 게이팅 기법은 공정이 미세화되어감에 따라 전력 감소 효율이 떨어지지만 제안하는 곱셈기에서는 이러한 문제점이 발생하지 않았다.

• 전기전자학회논문지
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• 제21권4호
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• pp.388-396
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• 2017

얼굴 검출에는 다양한 포즈, 빛의 세기, 얼굴이 가려지는 현상 등의 많은 변수가 존재하므로, 높은 성능의 검출 시스템이 요구된다. 이에 영상 분류에 뛰어난 Convolutional Neural Network (CNN)이 적절하나, CNN의 많은 연산은 고성능 하드웨어 자원을 필요로한다. 그러나 얼굴 검출을 위한 소형, 모바일 시스템의 개발에는 저가의 저전력 환경이 필수적이고, 이를 위해 본 논문에서는 소형의 FPGA를 타겟으로, 얼굴 검출에 적절한 3-Stage Cascade CNN 구조를 기반으로하는 CPU-FPGA 통합 시스템을 설계 구현한다. 가속을 위해 알고리즘 단계에서 Adaptive Region of Interest (ROI)를 적용했으며, Adaptive ROI는 이전 프레임에 검출된 얼굴 영역 정보를 활용하여 CNN이 동작해야 할 횟수를 줄인다. CNN 연산 자체를 가속하기 위해서는 FPGA Accelerator를 이용한다. 가속기는 Bottleneck에 해당하는 Convolution 연산의 가속을 위해 FPGA 상에 다수의 FeatureMap을 한번에 읽어오고, Multiply-Accumulate (MAC) 연산을 병렬로 수행한다. 본 시스템은 Terasic사의 DE1-SoC 보드에서 ARM Cortex A-9와 Cyclone V FPGA를 이용하여 구현되었으며, HD ($1280{\times}720$)급 입력영상에 대해 30FPS로 실시간 동작하였다. CPU-FPGA 통합 시스템은 CPU만을 이용한 시스템 대비 8.5배의 전력 효율성을 보였다.

• 한국광학회지
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• 제6권3호
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• pp.188-200
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• 1995

파장 13nm의 연 X-선을 사용하여 초고밀도 반도체 칩을 네작할 수 있는 고분해능의 투사 결상용 2-반사경계(배율=1)을 설계하였다. 등배율(1:1)의 광학계는 holosymmetric system으로 구성하였을 때 코마와 왜곡수차가 완전히 제거되는 이점을 갖는다. 2-반사경 holosymmetric system에서 추가적으로 구면수차를 제거하기 위해 두 반사경을 동일한 포물면으로 만들고 두 반사경 사이 거리를 조절하여 비점수차와 Petzval 합이 상쇄되게 함으로써 상면만곡 수차를 보정하였다. 이렇게 구한 aplanat flat-field 포물면 2-반사경 holosymmetric system은 크기가 작고 광축회전대칭의 간단한 구조를 가지면 중앙부 차폐가 아주 작다는 특징을 갖고 있다. 이 반사경계에 대해 잔류 수차, spot diagrams, 회절효과가 고려된 NTF의 분석 등을 통해 연 X-선 리소그라피용 투사 광학계로서의 성능이 조사된 결과, $0.25\mum$및. $0.18\mum$의 해상도가 얻어지는 상의 최대 크기가 각각 4.0mm, 2.5mm로 구해졌고 초점심도는 각각 $2.5.\mu$m, $2.4.\mum$로 얻어졌다. 그러므로 이 반사경계는 256Mega DRAM 및 1Giga DRAM의 반도체 칩 제작의 연구에 응용될 수 있다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.64-71
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• 2020

전력 반도체 소자의 게이트 구동 칩의 아날로그 회로를 트리밍하기 위해서는 eFuse OTP IP가 필요하다. 기존의 NMOS 다이오드 형태의 eFuse OTP 셀은 셀 사이즈가 작은 반면 DNW(Deep N-Well) 마스크가 한 장 더 필요로 하는 단점이 있다. 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 기생적으로 만들어지는 pn 접합 다이오드를 이용하였다. 그리고 PMOS-다이오드 형태의 eFuse 셀 어레이를 구동하기 위한 코어 구동회로를 제안하였으며, SPICE 모의실험 결과 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다. 한편 0.13㎛ BCD 공정을 이용하여 설계된 PMOS-다이오드 형태의 eFuse OTP 셀과 512b eFuse OTP IP의 레이아웃 사이즈는 각각 3.475㎛ × 4.21㎛ (=14.62975㎛2)과 119.315㎛ × 341.95㎛ (=0.0408㎟)이며, 웨이퍼 레벨에서 테스트한 결과 정상적으로 프로그램 되는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.913-920
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• 2011

본 논문에서는 수동형 900MHz RFID 태그 칩용 로직 공정 기반 저면적.저전력 1Kb EEPROM를 설계하였다. 1Kb 셀 배열 (cell array)은 1 워드 (word)의 EEPROM 팬텀 셀 (phantom cell)을 2차원 배열 형태인 (16행 ${\times}$ 16열) ${\times}$ 4블록으로 구성하였으며, 4개의 메모리 블록이 CG (Control Gate)와 TG (Tunnel Gate) 구동회로를 공유하므로 저면적 IP 설계를 하였다. TG 구동회로를 공유하기 위해 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 유지하면서 동작 모드별 TG 바이어스 전압을 스위칭해 주는 TG 스위치 회로를 제안하였다. 그리고 4 메모리 블록 중 하나의 블록만 활성화하는 partial activation 방식을 사용하므로 읽기 모드에서 전력소모를 줄였다. 그리고 하나의 열 (column)당 연결되는 셀의 수를 줄이므로 읽기 모드에서 BL (Bit-Line)의 스위칭 시간을 빠르게 하여 액세스 시간 (access time)을 줄였다. Tower $0.18{\mu}m$ CMOS 공정을 이용하여 (32행 ${\times}$ 16열) ${\times}$ 2블록과 (16행 ${\times}$ 16열) ${\times}$ 4블록의 2가지 배열 형태의 1Kb EEPROM IP를 설계하였으며, (16행 ${\times}$ 16열) ${\times}$ 4블록의 IP가 (32행 ${\times}$ 16열) ${\times}$ 2블록의 IP에 비해 레이아웃 면적은 11.9% 줄였으며, 읽기 모드 시 전력소모는 51% 줄였다.

• 한국전자파학회논문지
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• 제19권8호
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• pp.844-853
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• 2008

본 논문에서는 전력 검출 기능을 포함하는 이동 통신 단말기용 프런트 앤드 모듈(FEM) 설계에 관하여 기술한다. 설계된 FEM은 전력 증폭기 MMIC 칩, SAW 송신 여파기 및 듀플렉서, 다이오드 전력 검출 회로, 스트립선로 구조의 정합 회로로 구성되며, 소형화를 위하여 LTCC 기술로 제작된다. 설계 주파수 대역은 CDMA 단말기 상향 송신 대역인 $824{\sim}849$ MHz이며, 최종 설계된 FEM의 크기는 전력 검출 회로까지 포함했음에도 불구하고 $7.0{\times}5.5{\times}1.5\;mm^3$로 초소형이다. 각각의 개별 구성 요소가 모두 개발되어 측정이 완료되었으며, 이를 토대로 FEM 설계가 완성된다. 측정된 성능을 보면, 송신 대역에서의 출력 전력과 이득이 각각 27 dBm과 27 dB 이상이며, ACPR 특성은 885 kHz와 1.98 MHz의 offset에서 각각 -46.59 dBc, -57 dBc 이하의 우수한 값을 갖는다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 전자공학회논문지
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• 제50권7호
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• pp.122-130
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• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.

• 생물환경조절학회지
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• 제21권3호
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• pp.228-235
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• 2012

파프리카 수경재배의 배액량을 감소시키기 위한 양액공급 방법이 파프리카 생육과 수량에 미치는 영향을 검토코자 Rockwool과 Cocopeat 배지를 사용하여 누적광량 당 주당 1회 양액공급량을 100-100($100J{\cdot}cm^{-2}$-100mL irrigation per plant, 30% drainage), 50-45, 50-40, 50-35로 조절하여 공급하였다. 주당 일일 배액량과 배액율은 Rockwool 배지에서는 100-100 처리가 241.0mL 26.3%, 50-45 처리가 65.5mL 8.8%, 50-40 처리가 39.2mL 6.0%, 그리고 50-35 처리가 26.2mL 4.4%였고, Cocopeat 배지에서는 100-100 처리가 187.1mL 23.1%, 50-45 처리가 55.9mL 7.5%, 50-40 처리가 32.6mL 5.0%, 그리고 50-35 처리가 20.2mL 3.4%였다. 처리별 함수율은 100-100 처리와 50-45 처리가 Rockwool에서 55~65%, 그리고 Cocopeat는 60~70% 정도로 생육에 적당한 수준의 함수율을 유지하였지만, 50-40과 50-35 처리에서는 양액공급량이 줄어들수록 대부분 적정 수준 이하로 낮아졌고, Cocopeat보다는 Rockwool 배지에서 변화의 폭이 컸다. 슬래브 EC는 100-100 처리와 50-45 처리가 $3.0{\sim}5.0dS{\cdot}m^{-1}$의 파프리카 생육 적정 범위에서 비슷하게 유지되었다. 50-40 처리는 $4.5{\sim}6.5dS{\cdot}m^{-1}$, 50-35 처리는 $6.5{\sim}9.5dS{\cdot}m^{-1}$로 파프리카 적정 생육 EC 범위보다 높은 수준을 유지하였으며 배지간에는 Rockwool이 Cocopeat 배지보다 높았다. 초장과 분지수는 100-100 처리와 50-45 처리가 초장이 길고 분지수가 증가하였으며, 공급량이 감소할수록 초장이 짧고 분지수가 감소하였다. 잎 크기는 100-100 처리와 50-45 처리가 컸고, 양액공급량이 감소할수록 작았다. 과실크기와 평균과중은 100-100 처리와 50-45 처리가 가장 크고 무거웠으며, 양액공급량이 줄어들수록 감소하였다. 상품율과 상품과수는 100-100과 50-45 처리에서 높고 많았으며, 50-35처리가 가장 낮고 적었다. 비상품과수는 양액공급량이 적었던 50-35 처리에서 소과와 배꼽썩음과의 발생이 많았고, 100-100과 50-45 처리는 비슷한 수준이었다. 수량은 100-100, 50-45 처리에서 높았고, 양액공급량이 줄어들수록 감소하였다.

• 해양환경안전학회지
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• 제21권1호
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• pp.97-102
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• 2015

전남 인근해역에서 많이 사용하는 어로 작업에 사용하는 연승기는 전동기와 2개의 디스크 롤러를 결합하여 1톤 미만의 소형 어선에서 많이 활용하고 있다. 연승기의 작업특성상 연승줄을 끌어 올릴 때 많은 부하가 필요하므로 연승기의 전동기도 단방향으로만 속도 조절을 하면 된다. 본 논문에서는 1톤 미만의 어선의 연승기에 주로 사용되는 400W 용량의 직류전동기를 대상으로 제어 회로를 구성하였으며, 연승기 전동기의 단방향 속도제어를 위해 PWM 전용칩, Half bridge driver 및 MOSFET를 이용하여 제어기를 제작하였다. 또한 현재 사용중인 대분분의 연승기에 빠져있는 배터리 잔량표시기, 배터리 과방전 방지 장치 및 배터리 결선 오류 방지기능 등의 보호기능을 부가하여 사용자 편의를 강화하였다. 이로 인해 배터리 전압이 11.5V 이하가 되면 전동기는 자동을 동작을 정지하여 배터리의 과방전을 막을 수 있었고, 어선 작업자의 빈번한 배터리 결선 실수를 방지하여 컨트롤러의 안전한 사용이 가능토록 하였다. 이러한 연승기를 실제 어로 작업에 시험운전결과 매우 양호하게 동작함을 확인할 수 있었다.