• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 B
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• pp.1170-1172
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• 1996

Analog-digital converter boards for use in personal computers have recently being improved markedly, many kinds of high speed(1 MHz - 10 MHz sampling rale) and over 12-bit vertical resolution A/D boards released. It can be applicable to high frequency magnetic measurements. In measurement of magnetic properties of high frequency, digitizing oscilloscope or trasient recorder are being used. but, those price are often expensive, we constructed PC controlled A-C B-H loop tracer that can measure Bs, Br, He, permeability and may be applied about 100 Hz - 20 kHz range. it use IBM PC compatible 1 M Sample/s, 12 bit A/D converter board with SSH(Simultaneous Sample and Hold).

• 전기전자학회논문지
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• 제13권1호
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• pp.77-86
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• 2009

본 논문에서 이식형 심장 박동 조율기를 위한 심전도 검출기와 아날로그-디지털 변환기(ADC)를 설계한다. 제안한 웨이블렛 심전도 검출기는 웨이블렛 필터 뱅크 구조의 웨이블렛 변조기, 웨이블렛 합성된 심전도 신호의 가설 검정을 통한 QRS 신호 검출기와 0-교차점을 이용한 잡음 검출기로 구성된다. 저전력 소모의 동작을 유지하며 보다 높은 검출 정확도를 갖는 심전도 검출기의 구현을 위해, 다중스케일 곱의 알고리즘과 적응형의 임계값을 갖는 알고리즘을 사용하였다. 또한 심전도 검출기의 입력단에 위치하는 저전력 Successive Approximation Register ADC의 구현을 위해, 신호 변환의 주기 중, 매우 짧은 시간 동안에만 동작하는 비교기와 수동 소자로 구성되는 Sample&Hold를 사용하였다. 제안한 회로는 표준 CMOS $0.35{\mu}m$ 공정을 사용하여 집적 및 제작되었고, 99.32%의 높은 검출 정확도와 3V의 전원 전압에서 $19.02{\mu}W$의 매우 낮은 전력 소모를 갖는 것을 실험을 통해 확인하였다.

• 전기전자학회논문지
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• 제13권4호
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• pp.9-14
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• 2009

이 논문에서는 혼성 신호 집적회로 상의 온칩 전원전압 잡음을 측정하는 회로에 대해 기술하였다. 온칩 상의 전원전압 잡음을 측정함으로서 잡음이 아날로그 회로에 미치는 영향을 확인하고 이를 보상하는 정보로도 사용할 수 있다. 이 회로는 동일하지만 독립적인 두 개의 채널로 구성되어 있다. 각 채널은 샘플 앤 홀드와 전압 제어 발진기를 포함한 주파수-디지털 변환 블록으로 구성되어 있다. 간단한 아날로그-디지털 변환 방법을 사용해서 시간 기준 전압 정보와 주파수 기준 전력 스펙트럼 밀도를 얻을 수 있다. 버퍼는 넓은 대역폭을 갖는 유닛 게인 버퍼로 동작하고, 전압 제어 발진기는 해상도를 높이기 위한 높은 증폭도를 가지고 있다. 이 회로는 0.18um CMOS 공정으로 설계되었으며 측정된 해상도는 2.06mV/count 이다. 전원잡음 측정회로는 15mW의 전력을 소모하며 $0.768mm^2$의 면적을 차지한다.

• 전자공학회논문지SC
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• 제39권4호
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• pp.25-35
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• 2002

본 논문에서는 단일 폴리 공정을 기반으로 하여 8b 해상도로 200MHz의 고속 동작을 하기 위해 최적화된 시간 공유 서브레인징 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 높은 정확도를 요구하는 하위 ADC에 이중 채널 구조를 적용하여 높은 샘플링 주파수를 보장하였고, 새로운 기준 전압 인가 방식을 적용하여 기준 전압의 빠른 정착 시간을 얻으면서 동시에 칩 면적을 크게 감소시켰다. 기준 전압을 생성하는 저항열에서는 선형성 및 속도 향상을 위해 기존의 인터메쉬드 구조를 보완한 새로운 저항열을 사용하였다. 8 비트 수준의 정밀도에서 면적 및 전력 소모를 최소화하기 위해 공통 드레인(common- drain) 증폭기 구조를 사용하여 샘플-앤-홀드 증폭기(Sample-and-Hold Amplifier：SHA)를 설계하였으며, 입력단에 스위치와 캐패시터로 구성된 동적 공통 모드 궤환 회로(Dynamic Common Mode Feedback Circuit)를 사용하여 SHA의 동적 동작 범위(dynamic range)를 증가시켰다. 동시에 상위 ADC와 하위 ADC간의 신호 처리를 단순화시키기 위해 상위 ADC에 새로운 인코딩 회로를 제안하였다.

• 대한전자공학회논문지SD
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• 제40권5호
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• pp.312-320
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• 2003

본 논문에서는 고속 평판 디스플레이 응용을 위한 8b 200 MHz 0.18 um CMOS A/D 변환기 (Analog-to-Digital Converter:ADC)를 제안한다. 제안하는 A/D 변환기는 200 MHz의 샘플링 클럭 속도에서 샘플링 클럭 속도보다 더 높은 입력 대역폭을 얻기 위해서 개선된 bootstrapping 기법을 사용한다. Bootstrapping 기법이 적용된 샘플-앤-흘드 증폭기(Sample-and-Hold Amplifier. SHA)는 기존의 회로 보다 향상된 정확도를 가지며, 1.7 V의 전원 전압, 200 MHz의 샘플링 클럭, 500 MHz의 정현파 입력에서 SHA의 출력을 FFT(Fast Fourier Transform) 분석한 결과 7.2 비트의 유효 비트 수(effective number of bits)를 나타내었다. 또한 병합 캐패시터 스위칭 (Merged-Capacitor Switching:MCS) 기법을 사용하여 기존의 A/D 변환기에 사용되는 캐패시터의 숫자를 50 % 줄임으로써 샘플링 속도를 높임과 동시에 면적을 최소화하였다. 제안하는 40 변환기는 0.18 um n-well single-poly quad-metal CMOS 공정을 사용하여 모의 실험 되었으며, 1.7 V 전원 전압, 200 MHz의 샘플링 클럭에서 73 mW의 전력을 소모한다.

• 전기전자학회논문지
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• 제24권3호
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• pp.719-726
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• 2020

능동형 유기 발광 다이오드의 픽셀 노화를 보상하기 위한 문턱 전압 감지 회로가 제안된다. 제안된 문턱 전압 감지 회로는 샘플-홀드 회로와 10비트의 해상도를 가지는 단일 입력 축차 근사형 아날로그-디지털 변환기로 구성된다. 각 샘플-홀드 회로의 스케일 다운 변환기와 단일-차동 변환기를 가지는 가변 이득 증폭기를 제거하기 위해 단일 입력 축차 근사형 아날로그-디지털 변환기를 위한 중간 기준 전압 보정과 입력 범위 보정이 수행된다. 제안된 문턱 전압 감지 회로는 1.8V 공급 전압의 180nm CMOS 공정을 사용하여 설계된다. 단일 입력 축차 근사형 아날로그-디지털 변환기로의 유효 비트와 전력 소모는 각각 9.425비트와 2.83mW이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.35-38
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• 2018

본 논문에서는 DC 유형의 에너지 하베스팅을 위한 저전력 MPPT 인터페이스 회로를 설계하였다. 제안된 회로는 크게 MPPT controller, bias generator, voltage detector로 구성된다. MPPT controller는 schmitt trigger로 구성된 MPG(MPPT Pulse Generator)와 에너지 유형(빛, 열)에 따라 동작하는 logic gate와 sample/hold 회로로 구성된다. Bias generator는 beta multiplier 구조를 적용하여 설계되었으며, voltage detector는 bulk-driven comparator와 2단 buffer를 이용하여 설계되었다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정으로 설계하였다. 모의실험 결과 설계된 회로는 3V 이내의 입력전압에서 100nA보다 작은 전류를 소모하며, 최대 전력효율은 99.7%이다. 설계된 회로의 칩 면적은 $1151{\mu}m{\times}940{\mu}m$이다.

• 한국음향학회지
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• 제18권2호
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• pp.53-60
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• 1999

본 논문에서는 CSH(Current Sample-and-Hold)와 CCMP(Current Comparator)로 구성된 1.5-비트 비트 셀을 이용한 새로운 구조의 CMOS IADC(Current-mode Analog-to-Digital Convener)를 제안한다. 전체적인 IADC의 선형성 향상을 위하여 CFT(Clock Feedthrough)가 제거된 9-비트 해상도 CSH를 설계하여 각 비트 셀 전단에 배치하였다. 제안한 IADC를 구성하는 비트 셀은 2개의 래치 CCMP를 사용하기 때문에 디지털 교정 로직이 간소화되고 소비전력이 감소된다. 또한 IADC를 구성하는 모든 블록들의 회로는 MOS 트랜지스터로만 설계되었기 때문에 혼성모드 집적화에 유리하다. 제안한 IADC를 현대 0.8 ㎛ CMOS 파라미터로 HSPICE 시뮬레이션 결과, 20Ms/s에서 100 ㎑의 입력 신호에 대한 SNR은 43 dB로 7-비트의 해상도를 만족하였고 27 ㎽의 소비전력 특성을 나타냈다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권4호
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• pp.238-246
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• 2011

A 3-5 GHz UWB radar chip in 0.13 ${\mu}m$ CMOS process is presented in this paper. The UWB radar transceiver for surveillance and biometric applications adopts the equivalent time sampling architecture and 4-channel time interleaved samplers to relax the impractical sampling frequency and enhance the overall scanning time. The RF front end (RFFE) includes the wideband LNA and 4-way RF power splitter, and the analog signal processing part consists of the high speed track & hold (T&H) / sample & hold (S&H) and integrator. The interleaved timing clocks are generated using a delay locked loop. The UWB transmitter employs the digitally synthesized topology. The measured NF of RFFE is 9.5 dB in 3-5 GHz. And DLL timing resolution is 50 ps. The measured spectrum of UWB transmitter shows the center frequency within 3-5 GHz satisfying the FCC spectrum mask. The power consumption of receiver and transmitter are 106.5 mW and 57 mW at 1.5 V supply, respectively.

• 한국산학기술학회논문지
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• 제14권11호
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• pp.5338-5343
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• 2013

햅틱 시스템에서 가상 벽의 스프링상수 (Kw)가 크면 클수록 사용자는 실제 벽처럼 느끼지만 햅틱 시스템은 그만큼 불안정해진다. 그래서 시스템의 안정성을 유지하면서 가상 벽에 대한 사용자 몰입감을 향상시키기 위해서 일차 홀드 방식을 이용한 방법을 제시하고자 한다. 특히 가상 벽 (virtual wall)로 구성된 가상 환경과 상호 작용할 때 일차홀드 (FOH) 방식을 이용하는 경우 햅틱 장치의 물성치인 질량 (Md)과 댐핑 상수 (Bd)가 시스템의 안정성에 미치는 영향을 분석한다. 시뮬레이션을 통해 시스템의 안정성을 유지하는 가상 벽의 스프링 상수 (Kw)가 햅틱 장치의 질량 (Md)과 댐핑 상수 (Bd)의 제곱근에 비례한다는 것을 보이고, 이를 통해 기존의 영차홀드 (ZOH) 방식보다 큰 가상 스프링의 구현이 가능함을 보인다. 따라서 사용자의 몰입감 높은 햅틱 시스템 구현이 가능함을 보인다. 그리고 시뮬레이션 결과분석을 통해 시스템 안정성을 보장하는 가상 스프링 상수 (Kw)의 범위를 샘플링 주기 (T), 햅틱 장치의 질량 (Md), 댐핑 상수 (Bd)의 관계로 유도한 결과가 $K_w{\leq}{1.611M_d}^{0.50}{B_d}^{0.50}T^{-1.51}$ 임을 보인다. 이 때 시뮬레이션 결과와의 상대 오차가 평균 0.53%로 매우 작다.