• 대한의용생체공학회:의공학회지
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• 제21권3호
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• pp.247-254
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• 2000

본 논문에서는 웨이브릿 변환 영역에서의 프랙탈을 이용한 효율적인 MR 영상의 압축 방법을 제안한다. 제안한 방법에서는 이산 웨이브릿 변환 계수의 절대값으로 유효 계수 트리를 구성하고 에너지가 높은 유효 계수의 정보를 이용하여 프랙탈 영상 압축을 수행한다. MR 영상의 경우 배경 부분을 비롯하여 대부분이 낮은 화소값을 가지므로 유효 계수의 수가 작게 나와 결과적으로 압축율이 높아진다. 또한 웨이브릿 변환 영역에서의 프랙탈을 이용하기 때문에 다른 압축 방법에 비해 블록화 현상이 생기지 않고 인간의 시각에 민감한 에지를 잘 복원하는 우수한 화질의 영상을 얻을 수 있다. 제안한 방법을 MR 영상에 적용하여 성능을 평가한 결과 0.33 [bpp] 이하의 낮은 비트율에서 기존의 JPEG 압축방법보다 복원 화질이 우수한 성능을 나타내었다.

• 전기학회논문지
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• 제58권6호
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• pp.1241-1245
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• 2009

As FFT(Fast Fourier Transform) processor is used in OFDM(Orthogonal Frequency Division Multiplesing) system. According to increase requirement about mobility and broadband, Research about low power and low area FFT processor is needed. So research concern in reduction of memory size and complex multiplier is in progress. Increasing points of FFT increase memory area of FFT processor. Specially, SRU(Signal Reordering Unit) has the most memory in FFT processor. In this paper, we propose a reduced method of memory size of SRU in FFT processor. SRU of 64, 1024 point FFT processor performed implementation by VerilogHDL coding and it verified by simulation. We select the APEX20KE family EP20k1000EPC672-3 device of Altera Corps. SRU implementation is performed by synthesis of Quartus Tool. The bits of data size decide by 24bits that is 12bits from real, imaginary number respectively. It is shown that, the proposed SRU of 64point and 1024point achieve more than 28%, 24% area reduction respectively.

• 전자공학회논문지
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• 제50권1호
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• pp.157-165
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• 2013

본 논문에서는 리프팅 기반 일차원 (9,7) 이산 웨이블렛 변환(Discrete Wavelet Transform, DWT) 필터에 대한 효율적인 디지트 시리얼 VLSI 구조를 제안하였다. 제안한 구조는 연산을 디지트 단위로 처리하여 하드웨어 자원 소모량을 줄이고 승산기를 단순한 쉬프트와 덧셈 연산으로 대체하여 하드웨어를 최소화하였다. 적절한 데이터 비트할당을 위하여 PSNR을 분석하였고 이에 따라 입 출력 및 내부 데이터에 대한 비트를 정하였다. recursive folding 방식의 스케줄링을 적용할 때에 피드백에 의한 데이터 레이턴시로 인한 성능저하가 되지 않도록 설계하였다. 제안된 구조는 디지트 시리얼 구조를 통해 적은 하드웨어 자원을 사용하면서 100% 하드웨어 효율을 유지할 수 있도록 설계함으로써 하드웨어 비용과 성능을 동시에 고려하였다. 제안된 구조는 VerilogHDL로 모델링 하여 검증하였고 Synopsys사의 Design Compiler로 동부하이텍 0.18um 표준 셀 라이브러리를 사용하여 합성하였으며 2 input NAND 게이트 기준 3,770개의 게이트 수와 최대 동작주파수 330MHz의 결과를 얻었다.

• 대한전기학회논문지:시스템및제어부문D
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• 제54권2호
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• pp.124-130
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• 2005

In this paper, low-power design and implementation techniques for DWT(Discrete Wavelet Transform) of the JPEG2000 compression are proposed. In DWT block of the JPEG2000, linear phase 9 tap and 7 tap filters are used. For low-power implementation of those filters, processor technique for DA(Distributed Arithmetic) filter and minimization technique for number of addition in CSD(Canonic Signed Digit) filter are utilized. Proposed filter structure consists of 3 blocks. In the first CSD coefficient block, every possible 4 bit CSD coefficients are calculated and stored. In second processor block, multiplication is done by MUX and addition processor in terms of the binary values of filter coefficient. Finally, in third block, multiplied values are output and stored in flip-flop train. For comparison of the implementation area and power dissipation, proposed and conventional structures are implemented by using Verilog-HDL coding. In simulation, it is shown that 53.1% of the implementation area can be reduced comparison with those of the conventional structure.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.41-52
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• 2009

Motion JPEG2000과 같은 동영상 압축 시스템에서는 데이터 메모리에 대한 빈번한 접근이 전체 시스템에 큰 병목 현상이 된다. 이처럼 시스템에서 요구하는 메모리의 대역폭을 감소시키기 위해서, 본 논문은 약간의 화질 손실이 있는 새로운 embedded compression(EC) 알고리즘과 구조를 고안하였다. 또한, 메모리 내의 압축된 데이터에 임의 접근성(Random Accessibility)과 짧은 지연 시간(Latency)을 보장하기 위해서 매우 단순하면서도 효율적인 entropy 부호화 방법을 제안하였다. 본 논문에서는 JPEG2000 표준안 알고리즘에는 어떠한 변경도 하지 않으면서, 제안한 multi-mode 알고리즘을 통해 JPEG2000 시스템에서 요구하는 메모리의 대역폭의 감소(약 52${\sim}$81%) 와 코드블록 메모리의 크기를 약 2 배 이상 감소시킬 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.446-457
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• 2017

In order to reduce the size of frame memory or bus bandwidth, frame memory compression (FMC) recompresses reconstructed or reference frames of video codecs. This paper proposes a novel FMC design based on discrete wavelet transform (DWT) - set partitioning in hierarchical trees (SPIHT), which supports fine-scalable throughput and is area-efficient. In the proposed design, multi-cores with small block sizes are used in parallel instead of a single core with a large block size. In addition, an appropriate pipelining schedule is proposed. Compared to the previous design, the proposed design achieves the processing speed which is closer to the target system speed, and therefore it is more efficient in hardware utilization. In addition, a scheme in which two passes of SPIHT are merged into one pass called merged refinement pass (MRP) is proposed. As the number of shifters decreases and the bit-width of remained shifters is reduced, the size of SPIHT hardware significantly decreases. The proposed FMC encoder and decoder designs achieve the throughputs of 4,448 and 4,000 Mpixels/s, respectively, and their gate counts are 76.5K and 107.8K. When the proposed design is applied to high efficiency video codec (HEVC), it achieves 1.96% lower average BDBR and 0.05 dB higher average BDPSNR than the previous FMC design.

• 한국음향학회지
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• 제25권2호
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• pp.61-71
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• 2006

MP3 부호화 칩을 하드웨어와 소프트웨어 Co-design 개념을 이용하여 설계하고 칩으로 제작하였다. 소프트웨어적인 측면에서 MP3 부호화과정에서 계산량이 가장 많은 distortion control loop를 scale factor pre-calculation을 통하여 계산량을 $67\%$까지 줄였다. 하드웨어적인 측면에서 고속연산이 가능한 32비트 부동소수점 DSP 코어와 Fn (Fast Fourier Transform) 블록의 하드웨어 구현을 통하여 계산량을 줄였다. 설계된 칩을 하드웨어 에뮬레이션을 통하여 검증한 후 0.25um CMOS 공정을 이용하여 제작하였다. 제작된 칩의 크기는 $6.2{\time}6.2mm^2$이었으며, 제작된 칩은 테스트 보드상에서 정성적 정량적인 측면에서 정상적으로 동작하는 것을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제14권11호
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• pp.97-103
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• 2009

본 논문에서는 시스템의 변경이 많고 적은 비용으로 고성능 데이터 처리가 요구되는 응용분야에서 시스템의 유연성, 가격, 크기 및 성능을 개선하기 위한 목적으로 알테라(Altera)의 $Nios^{(R)}$ II 임베디드 프로세서(embedded processor) 4개를 사용하여 주종(master-slave)과 공유메모리(shared memory) 구조를 가지는 병렬처리 시스템을 설계하고 구현하였다. 설계한 병렬처리 시스템은 $Nios^{(R)}$ II 32bit RISC 프로세서. $SOPC^{(R)}$ Builder, $Quartus^{(R)}$ II, $ModelSim^{(R)}$으로 개발되었으며 설계한 병렬처리 시스템의 성능 평가는 $Terasic^{(R)}$사의 $DE2-70^{(R)}$ 레퍼런스 보드($Cyclone^{(R)}$ II(EP2C70F896C6N) FPGA)에서 검증하고 구현하였다. 설계한 병렬처리 시스템의 성능을 평가하기 위해서 1개, 2개, 4개의 프로세서로 512, 1,024, 2,048, 4,096, 8,192 N-point FFT(fast fourier transform) 연산을 수행하여 속도향상(Sp)과 시스템의 효율(Ep)을 평가하였다. 성능평가 결과 Sp는 1개의 프로세서를 사용한 경우에 비해서 2개의 프로세서를 사용한 경우 평균 1,8배, 4개의 프로세서를 사용한 경우에는 평균 2.4배의 속도향상을 보였다. 또한 Ep는 1개의 프로세서를 사용한 경우에는 1, 2개의 프로세서를 사용한 경우에는 평균 0.90, 4개의 프로세서를 사용한 경우에 평균 0.59를 보였다. 결과적으로 논문에서 구현된 병렬처리 시스템은 단일 프로세서를 사용하는 경우에 비해서 고성능 데이터 처리가 요구되는 분야에서 경제적인 시스템으로 구현할 수 있음을 보였다.

• 한국통신학회논문지
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• 제27권12C호
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• pp.1288-1298
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• 2002

타원곡선 암호시스템을 GF(2$^{m}$ )상에서 고속으로 구현하기 위해서는 빠른 나눗셈기가 필요하다. 빠른 나눗셈 연산을 위해선 비트-패러럴 구조가 적합하나 타원곡선 암호시스템이 충분한 안전도를 가지기 위해서는 m의 크기가 최소한 163보다 커야 한다. 즉 비트-패러럴 구조는 0(m$^2$)의 면적 복잡도를 가지기 때문에 이러한 응용에는 적합하지 않다. 따라서, 본 논문에서는 CF(2$^{m}$ )상에서 표준기저 표기법을 사용하여 모듈러 나눗셈 A(x)/B(x) mod G(x)를 고속으로 수행하는 새로운 비트-시리얼 시스톨릭 나눗셈기를 제안한다. 효율적인 나눗셈기 구조를 얻기 위해, 새로운 바이너리 최대공약수(GCD) 알고리즘을 유도하고, 이로부터 자료의존 그래프를 얻은 후, 비트-시리얼 시스톨릭 나눗셈기를 설계한다. 본 논문에서 제안한 나눗셈기는 0(m)의 시간 및 면적 복잡도를 가지며, 연속된 입력 데이터에 대하여, 초기 5m-2 사이클의 지연 후, m 사이클 마다 나눗셈의 결과를 출력한다. 제안된 나눗셈기를 동일한 입출력 구조를 가지는 기존의 연구 결과들과 비교 분석한 결과 칩 면적 및 계산 지연시간 모두에 있어 상당한 개선을 보인다. 따라서 제안된 나눗셈기는 적은 하드웨어를 사용하면서 고속으로 나눗셈 연산을 수행할 수 있기 때문에 타원곡선 암호화시스템의 나눗셈 연산기로 매우 적합하다. 또한 제안한 구조는 기약 다항식(irreducible polynomial) 선택에 있어 어떤 제약도 두지 않고, 단 방향의 신호흐름을 가지면서, 매우 규칙적이기 때문에 필드 크기 m에 대해 높은 유연성 및 확장성을 제공한다.였다. an extraction system, a new optical nonlinear joint transform correlator(NJTC) is introduced to extract the hidden data from a stego image in real-time, in which optical correlation between the stego image and each of the stego keys is performed and from these correlation outputs the hidden data can be asily exacted in real-time. Especially, it is found that the SNRs of the correlation outputs in the proposed optical NJTC-based extraction system has been improved to 7㏈ on average by comparison with those of the conventional JTC system under the condition of having a nonlinear parameter less than k=0.4. This good experimental results might suggest a possibility of implementation of an opto-digital multiple information hiding and real-time extracting system. 촉각에 있는 지각신경세포가 뇌의 촉각엽으로 뻗어 들어가 위의 5가지 신경연접중 어느 형을 형성하는지를 관찰하기 위하여 좌측 촉각의

• 방송공학회논문지
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• 제12권4호
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• pp.360-372
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• 2007

본 논문에서는 MPEG-4 제10부 규격인 Advanced Video Coding의 제 3 개정 규격 (MPEG-4 Part 10 Amendment 3)으로서 현재 표준화가 진행 중인 Scalable Video Coding (SVC) 규격에 대해 기본 계층에서 예측한 움직임 벡터 정보를 이용하여 향상 계층에서 모드 결정을 고속화하는 방법에 대해 소개한다. 본 논문에서 제안된 방법은 공간 계위성을 갖는 비디오를 부호화하는데 있어서 기본 계층에서 예측한 블록모드 중에서 큰 블록인 $16{\times}16$ 블록에서 움직임 벡터가 (0, 0)일 경우 또는 하위 계층의 정보를 이용하여 얻은 움직임 보상 블록과 향상 계층의 현재 블록의 잔차 신호의 정수변환의 계수가 모두 0인 경우에 대하여 향상 계층에서는 $16{\times}16$ 블록에 대해서만 율-왜곡 최적화를 수행함으로써 향상 계층에서 움직임 모드 결정을 조기에 완료하게 하여 공간 계위성 부호화를 고속화하거나 위 두 경우가 아닌 경우에는 후보 모드의 수를 감소시켜 감소된 모드에 대해서만 율-왜곡 최적화를 수행하는 방법을 제시한다. 이 제안 방법을 이용하였을 경우 향상 계층에의 모드 결정과정을 고속화함으로써 전체 스케일러블 비디오 부호화기의 연산량 및 복잡도를 전체 부호화 소요 시간 대비 최대 72%까지 감소시켰다. 그러나 연산량 감소에 따른 비트율의 증가와 화질 열화는 각각 최대 1.73%와 최대 0.25dB로 무시할 수 있을 정도로 작음을 확인하였다.