• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.687-691
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• 2011

본 논문에서는 아날로그 트리밍용으로 사용되는 $0.18{\mu}m$ generic 공정 기반의 EM(Electro-Migration)과 eFuse의 저항 변동을 고려한 8bit eFuse OTP (One-Time Programmable) 메모리를 설계하였다. eFuse OTP 메모리는 eFuse에 인가되는 program power를 증가시키기 위해 external program voltage를 사용하였으며, 프로그램되지 않은 cell에 흐르는 read current를 낮추기 위해 RWL (Read Word-Line) activation 이전에 BL을 VSS로 precharging하는 방식과 read NMOS transistor를 최적화 설계하였다. 그리고 프로그램된 eFuse 저항의 변동을 고려한 variable pull-up load를 갖는 sensing margin test 회로를 설계하였다. 한편 eFuse link의 length를 split하여 eFuse OTP의 프로그램 수율 (program yield)을 높였다.

• 수산해양기술연구
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• 제16권1호
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• pp.43-47
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• 1980

The author designed and tested the high sensitive three-phase power factor meter and relay circuit, and dealt with the circuit to detect the phase of the current and the voltage. An operational amplifier comparator circuit and two single-phase transformers are used to control and detect the phase angle between the current and the voltage. The results obtained are as follows: 1. Converting the sine wave input current into the constant amplitude rectangular wave form by using a transistor chopper circuit, the power factor can be measured precisely over the load current of 0.08 A. 2. Using the moving coil type current meter, the power factor meter can be read in uniform . scale all over the range. 3. Using the three-phase power factor meter, the power factor relay which works at any power factor can be made.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제50권4호
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• pp.176-181
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• 2001

As the data rate between chip-to-chip gets high, the skin effect and load of pins deteriorate noise margin. With these, noise disturbances on the bus channel make it difficult for receiver circuits to read the data signal. This paper has proposed a new pre-emphasis driver circuit which achieves wide noise margin by enlarging the signal voltage range during data transition. When data is transferred from a memory chip to a controller, the output boltage of the driver circuit reaches the final values through the intermediate voltage level. The proposed driver supplies more currents applicable to a packet-based memory system, because it needs no additional control signal and realizes very small area. The circuit has been designed in a 0.18 ${\mu}m$ CMOS process, and HSPICE simulation results have shown that the data rate of 1.32 Gbps be achieved. Due to its result, the proposed driver can achieved higher speed than conventional driver by 10%.

• 한국컴퓨터산업학회논문지
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• 제7권3호
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• pp.205-215
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• 2006

본 논문에서는 최근의 64비트 마이크로프로세서에 대해서 PLA설계법 및 검사가 쉽고 용이하도록 하는 방법에 대해서 논하였다. VLSI에서 RAM. ROM. PLA를 사용한 설계법이 정착 되어가고 있으며 PLA는 논리설계와 회로변경 및 검사가 용이하기 때문에 성능과 가격이 중요하다. 향후에도 PLA는 VLSI 설계의 기본요소로서 중요한 위치를 점유할 것이다.

• 한국통신학회논문지
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• 제24권7A호
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• pp.1090-1098
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• 1999

본 논문에서는 자기 디스크 출력 채널에 사용되는 EPR-4 비터비 디코더 회로를 설계하였다. 비터비 디코더는 ACS 회로, 경로 메모리, 최소값 감지회로, 출력 선택 회로로 구성되었다. 설계한 EPR-4 비터비 디코더는 (1,7) RLL 코드를 사용하여 하드웨어 구현에 필요한 상태수를 8개에서 6개로 감소시켰으며, ACS 연산시 누적 동작과정에서 발생할 수 있는 오버플로우 문제를 처리하기 위해 2의 부소 연산에 바탕을 둔 modulo 비교를 사용하였다. 그리고 경로 메모리 회로에서 6개 출력이 수렴하지 않는 경우 최소 state metric 값을 경로에서 최종 결과값을 결정하도록 파이프라인 구조의 최소값 감지회로를 사용하였다. EPR-4 비터비 디코더 회로는 0.35 $\mu\textrm{m}$ CMOS 공정에 맞추어 설계되었으며, 트랜지스터 개수는 약 15,300 이며, 3.3V의 전압조건에서 최대 데이터 수신율은 250Mbps이다.

• 한국통신학회논문지
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• 제16권1호
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• pp.46-56
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• 1991

본 논문에서는 16위도 X 8비트 Content Addressable and Reentrant Memory(CARM)를 설계하였다. CARM은 읽기, 저장, 매칭, 리엔트린트(Reentrant)의 4가지 동작 모드를 수행한다. CARM의 읽기와 저장 동작은 기존의 스태틱 RAM과 같다.CARM은 집 장에서 레영역 회수(Garbate collection)를 조건적으로 수행할 수 있는 리엔트런트 동작을 가지고 있다. 이러한 기능은 다이내믹 데이타 플로우 컴퓨터의 고속 매칭 유닛에 사용될 수 있다. CARM은 또한 매칭어드레스를 그들의 우선권에 따라 순차적으로 인코딩을 할 수 있는 기능을 가지고 있다. 이러한 CARM은 전체적으로 메모리 셀, 순차적 어드레스 인코더(Sequential Address Encoer, S.A.E), 리엔트런트 동작, 읽기/저장 제어, 데이타/마스크 레지스터, 감지 증폭기, 인코더, 디코더 등의 8개의 블럭으로 구성된다.CARM은 데이타 플로우 컴퓨터, 패턴 인식,테이블 룩업(Table look-up), 영상처리 등에 응용될 수 있을 것이다. 설계된 회로에 대해 각 동작별로 Apollo 워크스테이션의 QUICKSIM을 이용하여 논리 시물레이션을 하였고, 각 블럭별 회로의 SPICE 시뮬레이션을 하였다. 시뮬레이션결과 액세스 타임은 26ns였고, 매치 동작을 수행하는 데에는 4lns의 자연시간이 소요됐다. 결체 레이아웃은 3{\;}\mu\textrm{m} n well CMOS 공정에 따른 설계 규칙을 이용하여 수행하였다.

• 센서학회지
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• 제31권2호
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• pp.115-119
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• 2022

A readout circuit for a mercury-cadmium-telluride (MCT)-amplified mid-wave infrared (IR) photodetector was realized and applied to noncontact chemical agent detectors based on a quantum cascade laser (QCL). The QCL emitted 250 times for each wavelength in 0.2-㎛ steps from 8 to 12 ㎛ with a frequency of 100 kHz and duty ratio of 10%. Because of the nonconstant QCL emission power during on-duty, averaging the photodetector signals is essential. Averaging can be performed in digital back-end processing through a high-speed analog-to-digital converter (ADC) or in analog front-end processing through an integrator circuit. In addition, it should be considered that the 250 IR data points should be completely transferred to a PC during each wavelength tuning period of the QCL. To average and minimize the IR data, we designed a readout circuit using the analog front-end processing method. The proposed readout circuit consisted of a switched-capacitor integrator, voltage level shifter, relatively low-speed analog-to-digital converter, and micro-control unit. We confirmed that the MCT photodetector signal according to the QCL source can be accurately read and transferred to the PC without omissions.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.168-175
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• 2017

본 논문에서는 PMIC 칩에 사용되는 BCD 공정기반에서 5V NMOS 트랜지스터와 기억소자인 eFuse 링크로 구성된 저면적의 5V NMOS-Diode eFuse OTP 셀을 제안하였다. 그리고 eFuse OTP 메모리 IP가 넓은 동작전압 영역을 갖도록 하기 위해서 VREF 회로와 BL S/A 회로의 풀-업 부하 회로에 기존의 VDD 파워 대신 voltage regulation된 V2V ($=2.0V{\pm}10%$)의 전압을 사용하였다. 제안된 VREF 회로와 BL S/A회로를 사용하므로 eFuse OTP IP의 normal read 모드와 program-verify-read 모드에서 프로그램 된 eFuse 센싱 저항은 각각 $15.9k{\Omega}$, $32.9k{\Omega}$으로 모의실험 되었다. 그리고 eFuse OTP 셀에서 blowing되지 않은 eFuse를 통해 흐르는 읽기 전류를 $97.7{\mu}A$로 억제하였다. 그래서 eFuse OTP 셀의 unblown된 eFuse 링크가 unblown 상태를 그대로 유지되도록 하였다. 동부하이텍 130nm BCD 공정을 이용하여 설계된 1kb eFuse OTP 메모리 IP의 레이아웃 면적은 $168.39{\mu}m{\times}479.45{\mu}m(=0.08mm^2)$이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.685-694
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• 2015

In this paper, a new dynamic reference scheme is proposed to improve the read voltage margin better than the previous static reference scheme. The proposed dynamic reference scheme can be helpful in compensating not only the background pattern dependence but also the cell position dependence. The proposed dynamic reference is verified by simulating the CMOS-memristor hybrid circuit using the practical CMOS SPICE and memristor Verilog-A models. In the simulation, the percentage read voltage margin is compared between the previous static reference scheme and the new dynamic reference scheme. Assuming that the critical percentage of read voltage margin is 5%, the memristor array size with the dynamic scheme can be larger by 60%, compared to the array size with the static one. In addition, for the array size of $64{\times}64$, the interconnect resistance in the array with the dynamic scheme can be increased by 30% than the static reference one. For the array size of $128{\times}128$, the interconnect resistance with the proposed scheme can be improved by 38% than the previous static one, allowing more margin on the variation of interconnect resistance.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.473-476
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• 2004

AS supply voltage of DRAM is scaled down, voltage circuit that is stable from external noise is more important. $V_{PP}$ voltage is very important, it is biased to gate of memory cell transistor and possible to read and write without voltage down. It has both high pump gain and high power efficiency therefore charge pump circuit is proposed. The circuit is simulated by 0.18${\mu}m$ memory process and 1.2V supply voltage. Compare to CCTS, it is improved 0.43V of pump gain, $3.06\%$ of power efficiency at 6 stage.