• 한국정보통신학회논문지
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• 제16권10호
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• pp.2143-2149
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• 2012

DVB-S2에 적용되는 Shannon의 채널 용량 한계에 근접한 LDPC 부호는 복호화의 낮은 복잡도와 좋은 거리 특성으로 오류마루 현상인 나타나지 않고, 완성 병렬 처리가 가능하다. 하지만 구현상에 있어서 큰 블록 사이즈 및 많은 반복 횟수 때문에 복호과정에서 고속화가 어렵다. 이에 본 논문에서는 HSS(Horizontal Shuffle Scheduling) 방식을 연구하여 최적의 반복횟수를 제시한다. 고속 복호를 위한 복호과정의 한 방법으로 HSS 방식은 체크 노드를 중심으로 체크 노드가 업데이트 되는 과정에서 비트 노드도 같이 업데이트 되기 때문에 한 번의 반복이 끝났을 때 비트노드는 여러 번 반복한 효과를 가지게 된다. 결국 기존에 제시된 반복횟수보다 HSS 방식을 적용하였을 때 더 적은 반복 횟수로 동일한 성능을 얻을 수 있다. HSS 방식을 적용하여 시뮬레이션 한 결과, 각각의 부호화율에서 동일한 성능으로 최소 30% ~ 최대 50% 만큼 반복횟수를 줄일 수 있음을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.132-135
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 약 47% 감소시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회논문지
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• 제7권8호
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• pp.1854-1863
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• 2003

디지털 통신 시스템에서 오류 정정 부호화 방식으로 사용되는 Turbo Code의 성능은 부호기에 내재되어 부호의 자유 거리 결정에 큰 영향을 미치는 인터리버와 복호기에서 수행되는 반복 복호에 의해 결정된다. 하지만 우수한 성능을 얻기 위해 수신 과정에서 많은 지연 시간이 요구되는데 이는 주로 인터리버의 크기에 의존하게 된다. 또한 Turbo Code는 페이딩 채널 상에서도 신뢰성 있는 강력한 코딩 기법으로 알려져, 최근 ITU 등에서 IMT­2000과 같은 차세대 이동 통신에서 채널 코드의 표준으로 채택되었다. 따라서 본 논문에서는 기존의 블럭 인터리버를 변형한 인터리버와 MAP(Maximum A Posteriori)알고리듬을 이용한 병렬 구조의 터보 복호기를 제안하였다. 무선 멀티미디어 통신에서 실시간 음성 및 비디오 서비스를 제공할 때 CDMA 환경에서의 AWGN과 페이딩 채널에 대해 가변 복호방법을 이용하여 감소된 복호지연의 관점에서 컴퓨터 모의실험을 통해 성능 분석을 하고 기존의 다른 방법과 비교하였다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2000년도 추계종합학술대회논문집
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• pp.13-16
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• 2000

최근의 이동통신 시스템에서 오류 정정 부호화 방식으로 사용되는 Turbo Code의 성능은 부호기에 내재되어 부호의 자유 거리 결정에 큰 영향을 미치는 인터리버와 복호기에서 수행되는 반복 복호에 의한 것이다. 하지만 우수한 성능을 얻기 위해 수신과정에서 많은 지연시간이 요구되는데 이는 주로 인터리버의 크기에 의존하게 된다 또한 Turbo Code는 페이딩 채널 상에서도 신뢰성 있는 강력한 코딩 기법으로 알려져, 최근 ITU 둥에서 IMT-2000과 같은 차세대 이동 통신에서 채널 코드의 표준으로 채택되었다. 따라서 본 논문에서는 복잡도는 2배로 증가하나 성능을 개선시킨 터보 복호기를 제안하고, 차세대 무선 멀티미디어 통신에서 실시간 음성 덴 비디오 서비스를 제공시 복호 지연시간을 단축시키기 위해 가변 복호 방법을 이용하여 AWCN과 페이딩 채널 환경에서의 컴퓨터 모의 실험을 통해 성능 분석을 하였다.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제5권5호
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• pp.231-242
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• 2016

빠른 웹 정보의 변화에 잘 대응하기 위해서는, 사실과 지식이 실제로 유효한 시간과 장소들도 함께 표현하고 그들 간의 관계도 추론할 수 있도록 웹 기술의 확장이 필요하다. 본 논문에서는 그동안 소규모 지식 베이스를 이용한 실험실 수준의 정성 시간 추론 연구들에서 벗어나, 웹 스케일의 대규모 지식 베이스를 추론할 수 있는 병렬 정성 시간 추론기인 MRQUTER의 설계와 구현을 소개한다. Hadoop 클러스터 시스템과 MapReduce 병렬 프로그래밍 프레임워크를 이용해 개발된 MRQUTER에서는 정성 시간 추론 과정을 인코딩 및 디코딩 작업, 역 관계 및 동일 관계 추론 작업, 이행 관계 추론 작업, 관계 정제 작업 등 몇 개의 MapReduce 작업으로 나누고, 맵 함수와 리듀스 함수로 구현되는 각각의 단위 추론 작업을 효율화하기 위한 최적화 기술들을 적용하였다. 대규모 벤치마킹 시간 지식 베이스를 이용한 실험을 통해, MRQUTER의 높은 추론 성능과 확장성을 확인하였다.

• 한국전자파학회논문지
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• 제20권8호
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• pp.770-776
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• 2009

본 논문에서는 일반적인 six-port 수신기의 한 구성 성분인 BPSK 수신기와 반사형 위상 천이기를 이용하여 QPSK 신호를 복조하는 방법을 제안, 검증하고자 한다. 기존의 일반적인 곱셈 혼합 방식이나 덧셈 혼합 방식의 I/Q 복조기는 혼합기부터 parallel-to-serial 변환기까지 I/Q 경로가 분리되어 있다. 본 논문에서는 I/Q baseband 신호 경로의 분리가 없는 새로운 I/Q 복조기를 제안한다. 이는 일반적인 수신기에 비하여 baseband 경로의 회로 크기와 전력 소모를 반으로 줄일 수 있는 장점이 있다. 또한, 데이터 복조 후 parallel-to-serial 변환기가 사용될 필요가 없다. 설계된 복조기 모듈은 L-band 반송파 주파수의 데이터 율 20 Mbps까지의 QPSK 변조 신호를 성공적으로 복조하였다.

• 대한전자공학회논문지TC
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• 제40권11호
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• pp.51-62
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• 2003

본 논문에서는 역추적 비터비 디코더의 순서적 역방향 상태천이 제어에 의한 새로운 생존 메모리 제어와 복호기법을 제안한다. 비터비 알고리즘은 채널오류의 검출과 정정을 위한 부호기의 상태를 추정해서 복호하는 최우추정 복호기법이다. 이 알고리즘은 심볼간 간섭의 제거나 채널등화 등 디지털 통신의 광범위한 분야에 응용되고 있다. 반복연산의 과정을 내포하고 있는 비터비 디코더에서 처리속도의 향상과 함께 VLSI 칩 설계시 점유면적의 삭감을 통한 칩 사이즈의 축소 및 소비전력의 저감 등을 달성하기 위해서는 새로운 구조의 ACS 및 생존 메모리 제어에 관한 연구가 요구되고 있다. 이를 해결하기 위한 하나의 방안으로, 본 논문에서는 역추적 기법에 의한 복호과정에서 역방향 상태천이의 연속적인 제어에 의한 자동 복호 알고리즘을 제안한다. 제안방식은 기존의 방법에 비해 전체 메모리 사용량이 적을 뿐만 아니라 구조가 간단하다. 또한, 메모리 억세스 제어를 위한 주변 회로구성이 필요 없고, 메모리 억세스를 위한 대역폭을 줄일 수 있어 칩 설계시 area-efficiency가 높고 소비전력이 적어지는 특성이 있다 시스톨릭 어레이 구조 형태를 갖는 병렬처리 구성과, 채널잡음을 포함한 수신 데이터로부터의 복호와 구체적인 응용 시스템에 적용한 결과를 제시한다.

• 전기전자학회논문지
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• 제10권2호통권19호
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• pp.128-133
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• 2006

본 논문에서는 고속 통신용 인터페이스 회로를 RMVL(redundant multi-valued logic)을 이용하여 CMOS 회로로 설계하였다 설계한 1:4 디멀티플렉서 (demuitiplexer, serial-parallel convertor)는 직렬 데이터를 병렬 redundant 다치 데이터로 변환하는 부호화 회로와 redundant 다치 데이터를 병렬 이진 데이터로 변환하는 복호화 회로로 구성된다. 이 회로는 0.35um 표준 CMOS 공정을 이용하여 구현하였으며, 기존의 이진 논리회로보다 고속 동작을 한다. 이 회로는 3.3V의 공급전원에서 4.5Gb/s 이상의 동작속도와 53mW의 전력소모를 가지며, 동작속도는 0.35um 공정이 가지는 최대 주파수에 의해 제한된다. 설계한 회로가 높은 동작 주파수를 가지는 미세공정상에서 사용될 경우 100b/s 이상의 고속 통신용 인터페이스 구현이 가능하다.

• 전자공학회논문지
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• 제51권7호
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• pp.251-257
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• 2014

비터비는 상관성이 없는 노이즈 환경 하에서 이산 유한 상태 기계(FSM)의 상태 변이를 추정하는데 사용되는 알고리듬이다. 본 논문에서는 FSM의 상태를 추정하기 위해 해밍 네트워크를 변형하여 상태 병렬 및 블록 병렬 처리 비터비 복호기를 제안한다. 제안된 mHN(modified Hamming Network)는 길쌈 부호를 복호함으로써 기존의 비터비 복호기와 같은 동작을 수행한다. 제안된 비터비 복호기은 기존의 비터비 복호기보다 약 10% 낮은 복잡도를 제공하며, 40%의 수행시간을 단축시킬 수 있다.

• 방송공학회논문지
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• 제22권4호
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• pp.484-495
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• 2017

최근 디스플레이 기기의 발전과 기가 네트워크 등의 전송 대역폭 확대로 인해 대형 파노라마 영상, 4K Ultra High-Definition 방송, Ultra-Wide Viewing 영상 등 2K 이상의 초고해상도 영상의 수요가 폭발적으로 증가하고 있다. 이러한 초고해상도 영상은 데이터양이 매우 많기 때문에 부호화 효율이 가장 높은 High Efficiency Video Coding(HEVC) 비디오 부호화 표준을 사용하는 추세이다. HEVC는 가장 최신의 비디오 부호화 표준으로 다양한 부호화 툴을 이용하여 높은 부호화 효율을 제공하지만 복잡도 또한 이전 부호화 표준과 비교하여 매우 높다. 특히 초고해상도 영상을 HEVC 복호기로 실시간 복호화 하는 것은 매우 높은 복잡도를 요구한다. 따라서 본 논문에서는 고해상도 및 초고해상도 영상에 대한 HEVC 복호기의 복호화 속도를 개선시키고자 HEVC에서 지원하는 슬라이스(Slice)와 타일(Tile) 부호화 툴을 사용하여 각 슬라이스 혹은 타일을 동시에 처리하며 디블록킹 필터 과정에서도 소정의 블록 크기만큼 동시에 처리하는 데이터-레벨 병렬 처리 방법을 소개한다. 이는 독립 복호화가 가능한 타일, 슬라이스, 혹은 디블록킹 필터에서 동일 연산을 다중 스레드에 분배하는 방법으로 복호화 속도를 향상 시킬 수 있다. 실험에서 제안 방법이 HEVC 참조 소프트웨어 대비 4K 영상에 대해 최대 2.0배의 복호화 속도 개선을 얻을 수 있음을 보인다.