• JSTS:Journal of Semiconductor Technology and Science
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• 제13권6호
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• pp.655-661
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• 2013

In this paper, the 1/f noise characteristics of n-channel MOSFET (NMOSFET) and p-channel MOSFET (PMOSFET) are analyzed in depth as a function of body bias. The normalized drain current noise, $S_{ID}/I_D{^2}$ showed strong dependence on the body bias in the sub-threshold region for both NMOSFET and PMOSFET, and NMOSFET showed stronger dependence than PMOSFET on the body bias. On the contrary, both of NMOSFET and PMOSFET do not exhibit the dependence of $S_{ID}/I_D{^2}$ on body bias in strong inversion region, although the noise mechanisms of two MOSFETs are different from each other.

• JSTS:Journal of Semiconductor Technology and Science
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• 제1권2호
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• pp.95-102
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• 2001

Hafnium oxide thin films for gate dielectric were deposited at $300^{\circ}C$ on p-type Si (100) substrates by plasma enhanced chemical vapor deposition (PECVD) and annealed in $O_2$ and $N_2$ ambient at various temperatures. The effect of hydrogen treatment in 4% $H_2$ at $350^{\circ}C$ for 30 min on the electrical properties of $HfO_2$for gate dielectric was investigated. The flat-band voltage shifts of $HfO_2$capacitors annealed in $O_2$ambient are larger than those in $N_2$ambient because samples annealed in high oxygen partial pressure produces the effective negative charges in films. The oxygen loss in $HfO_2$films was expected in forming gas annealed samples and decreased the excessive oxygen contents in films as-deposited and annealed in $O_2$ or $N_2$ambient. The CET of films after hydrogen forming gas anneal almost did not vary compared with that before hydrogen gas anneal. Hysteresis of $HfO_2$films abruptly decreased by hydrogen forming gas anneal because hysteresis in C-V characteristics depends on the bulk effect rather than $HfO_2$/Si interface. The lower trap densities of films annealed in $O_2$ambient than those in $N_2$were due to the composition of interfacial layer becoming closer to $SiO_2$with increasing oxygen partial pressure. Hydrogen forming gas anneal at $350^{\circ}C$ for samples annealed at various temperatures in $O_2$and $N_2$ambient plays critical role in decreasing interface trap densities at the Si/$SiO_2$ interface. However, effect of forming gas anneal was almost disappeared for samples annealed at high temperature (about $800^{\circ}C$) in $O_2$ or $N_2$ambient.

• 전력전자학회논문지
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• 제20권3호
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• pp.214-222
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• 2015

The superiority of gallium nitride FET (GaN FET) over silicon MOSFET is examined in this paper. One of the outstanding features of GaN FET is low reverse-recovery charge, which enables continuous conduction mode operation of totem-pole bridgeless boost power factor correction (PFC) circuit. Among many bridgeless topologies, totem-pole bridgeless shows high efficiency and low conducted electromagnetic interference performance, with low cost and simple control scheme. The operation principle, control scheme, and circuit implementation of the proposed topology are provided. The converter is driven in two-module interleaved topology to operate at a power level of 5.5 kW, whereas phase-shedding control is adopted for light load efficiency improvement. Negative bias circuit is used in gate drivers to avoid the shoot-through induced by high speed switching. The superiority of GaN FET is verified by constructing a 5.5 kW prototype of two-module interleaved totem-pole bridgeless boost PFC converter. The experiment results show the highest efficiency of 98.7% at 1.6 kW load and an efficiency of 97.7% at the rated load.

• 한국전기전자재료학회논문지
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• 제32권3호
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• pp.201-206
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• 2019

This report constitutes the first demonstration in Korea of single-crystal lateral gallium oxide ($Ga_2O_3$) as a metal-oxide-semiconductor field-effect-transistor (MOSFET), with a breakdown voltage in excess of 480 V. A Si-doped channel layer was grown on a Fe-doped semi-insulating ${\beta}-Ga_2O_3$ (010) substrate by molecular beam epitaxy. The single-crystal substrate was grown by the edge-defined film-fed growth method and wafered to a size of $10{\times}15mm^2$. Although we fabricated several types of power devices using the same process, we only report the characterization of a finger-type MOSFET with a gate length ($L_g$) of $2{\mu}m$ and a gate-drain spacing ($L_{gd}$) of $5{\mu}m$. The MOSFET showed a favorable drain current modulation according to the gate voltage swing. A complete drain current pinch-off feature was also obtained for $V_{gs}<-6V$, and the three-terminal off-state breakdown voltage was over 482 V in a $L_{gd}=5{\mu}m$ device measured in Fluorinert ambient at $V_{gs}=-10V$. A low drain leakage current of 4.7 nA at the off-state led to a high on/off drain current ratio of approximately $5.3{\times}10^5$. These device characteristics indicate the promising potential of $Ga_2O_3$-based electrical devices for next-generation high-power device applications, such as electrical autonomous vehicles, railroads, photovoltaics, renewable energy, and industry.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.61-67
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• 2009

본 논문에서는 0.25-$\mu$m 디지털 CMOS공정으로 제작된 UHF대역 RFID를 위한 무선통신용 쿼드러처(Quadrature) 출력이 가능한 Integer-N방식의 PLL 주파수 합성기를 설계 및 제작하여 측정하였다. Integer-N 방식의 주파수 합성기의 주요 블록인 쿼드러처 전압제어 발진기(Voltage Controeld Oscillator, VCO)와 위상 주파수 검출기(Phase Frequency Detector, PFD), 차지 펌프(Charge Pump, CP)를 설계하고 제작하였다. 전압제어발진기는 우수한 위상노이즈 특성과 저전력 특성을 얻기 위해 LC 공진기를 사용하였으며 전압제어 가변 캐패시터는 P-channel MOSFET의 소스와 드레인 다이오드를 이용하여 설계되었으며 쿼드러처 출력을 위해 두 개의 전압제어발진기를 서로 90도 위상차를 가지도록 설계하였다. 주파수 분주기는 프리스케일러(Pre-scaler)와 아날로그 디바이스사의 칩 ADF4111을 사용하였으며 루프 필터는 3차 RC필터로 설계하여 측정하였다. 측정결과 주파수 합성기의 RF 출력 전력은 50옴 부하에서 -13dBm이고, 위상 잡음은 100KHz offset 주파수에서 -91.33dBc/Hz 이었으며, 동작 주파수영역은 최소 930MHz에서 최대 970MHz이고 고착시간은 약 600$\mu$s이다.

• 대한전자공학회논문지SD
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• 제38권5호
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• pp.367-373
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• 2001

8개의 N과 P채널 EEPROM을 이용하여 A/D 변환기를 설계하였다. 프로그래밍 모드에서 EEPROM의 선형적 저장능력을 관찰하기 위해 MOSIS의 1.2㎛ double-poly CMOS 공정을 이용하여 셀이 제작되었다. 그 결과 1.25V와 2V구간에서 10㎷ 미만의 오차 내에서 셀이 선형적으로 프로그램 되는 것을 보았다. 이러한 실험 결과를 이용하여 프로그램 가능한 A/D 변환기의 동작이 Hspice에서 시뮤레이션 되었으며, 그 결과 A/D 변환기가 37㎼의 전력을 소모하고 동작주파수는 333㎒ 정도인 것으로 관찰되었다.

• 한국위성정보통신학회논문지
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• 제11권4호
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• pp.21-26
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• 2016

PPS 소자가 삽입된 N형 실리콘 제어 정류기(NSCR_PPS) 소자에서 채널차단영역의 이온주입 변화가 정전기 보호 성능에 미치는 영향을 연구하였다. 종래의 NSCR 표준소자는 on 저항, 스냅백 홀딩 전압 및 열적 브레이크다운 전압이 너무 낮아 마이크로칩의 정전기보호소자로 적용이 어려웠다. 그러나 본 연구에서 제안하는 채널 차단 영역의 이온주입 조건을 변화시켜 각각 변형설계된 소자에서는 채널 차단 이온주입이 정전기 보호성능의 향상에 영향을 주는 중요한 파라미터였으며, CPS_PDr+HNF 구조의 변형소자는 정전기보호소자의 설계창을 만족시키는 향상된 정전기보호성능을 나타내어 고전압 동작용 마이크로 칩의 정전기보호 소자로 적용 가능함을 확인하였다.

• 한국통신학회논문지
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• 제22권10호
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• pp.2123-2135
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• 1997

고집적 SRAM을 구성하고 있는 일반적인 메모리 셀을 이용하여 저항성 단락을 MOSFET의 게이트-소오스, 게이트-드레인, 소오스-드레인에 적용시키고, 각 단자에서 발생 가능한 개방 결함을 고려하여 그 영향에 따른 메모리의 자장노드의 전압과 VDD에서의 정전류를 PSPICE 프로그램으로 분석하였다. 해석 결과를 고려하여 메모리의 기능성과 신뢰성을 향상시키기 위해 기능 테스트와 IDDQ 테스트에 동시에 적용할 수 있는 O(N)의 복잡도를 갖는 테스트 알고리즘을 제안하였다. 테스트의 질과 효율을 좀 더 향상시키기 위해 메모리에서 발생되는 고장을 검출하는 BIST 회로와 정전류의 비정상적인 전류의 흐름을 발생시키는 결함을 검출하는 BICS를 설계하였다. 또한 구현한 BIST/BICS 회로는 고장 메모리의 수리를 위해 고장 및 결함의 위치를 검출할 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 춘계학술대회 논문집
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• pp.37-38
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• 2009

SiC power device possesses attractive features, such as high breakdown voltage, high-speed switching capability, and high temperature operation. In general, device design has a significant effect on the switching characteristics. It is known that in SiC power MOSFET, the JFET region width is one of the most important parameters. In this paper, we demonstrated that the switching performance of DMOSFET is dependent on the with width of the JFET region by using 2-D Mixed-mode simulations. The 4H-SiC DMOSFETs with a JFET region designed to block 800 V were optimized for minimum loss by adjusting the parameters of the n JFET region, CSL, and n-drift layer. It has been found that the JFET region reduces specific on-resistance and therefore the switching characteristics depend on the JFET region.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.349-352
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• 2001

본 논문은 기가 SRAM급 이상의 초고집적을- 위한 0.1$\mu\textrm{m}$의 설계치수를 갖는 MOSFET의 게이트 영역에서 활성 부분의 면저항을 감소시키기 위해 n영역으로 비소를 이온 주입하였다. 어닐링은 급속 열처리 공정 방법과 엑시머 레이져 어닐링 방법을 이용하였으며, 극히 얕은 접합의 형성이 가능하였다. 얕은 접합 형성 깊이는 10~20nm이며, 비소의 주입량은 2$\times$$10^{14}$ $\textrm{cm}^2$이고, 레이져는 엑시머이며 소스는 KrF로 파장은 248mm로 어닐링 하였다. 극히 얕은 P/N$^{+}$ 접합 깊이가 15nm이며, 이때 1k$\Omega$/$\square$의 낮은 면저항 특성을 갖는 결과가 나타났다.