• 한국지능시스템학회논문지
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• 제12권2호
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• pp.135-143
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• 2002

본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(binary)FFT(Fast courier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 트랜지스터의 수를 상당히 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기론 구현하기 위해서 {0, 1, 2, 3}의 불필요한(redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규clr성으로 효과적이다. FFT 승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(binary system)과의 호환을 위해 다치 하이브리드형 FFT 프로세서를 제시하여 2진 4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.

• 한국컴퓨터산업학회논문지
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• 제3권1호
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• pp.57-66
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• 2002

본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple-Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(Binary)FFT(Fast Fourier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치 논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 상당히 트랜지스터의 수를 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기를 구현하기 위해서 ｛0,1,2,3｝의 불필요한(Redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규칙성으로 효과적이다. FFT승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(Bin system)과의 호환을 위해 다치 하이브리드형 FFT 프로세서를 제시하여 2진4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.

• 전자공학회논문지T
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• 제36T권1호
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• pp.32-40
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• 1999

함수영역의 데이터를 스펙트럴영역 데이터로 변환시켜주는 스펙트럴 계수를 통해 논리함수의 분석을 할 수 있다. 본 논문에서는 스펙트럴 기술을 통해 MVL 회로에 대해 분석을 수행하였고, MVL회로의 고장분석 및 검출방법을 제안하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1998년도 추계종합학술대회
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• pp.141-145
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• 1998

This paper CMOS full adder design method based on carry-propagation-free addition trees and a circuit technique, so called multiple-valued current-mode (MVCM) circuits. The carry-paopagation-free addition method uses a redundant digit sets called redundant positive-digit number representations. The carry-propagation-free addition is by three steps, and the adder can be designed directly and efficiently from the algorithm using MVCM circuit. We demonstrate the effectiveness of the proposed method through simulation(SPICE).

• 충청수학회지
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• 제32권1호
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• pp.69-86
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• 2019

In this paper, we introduce a concept of the ${\epsilon}_0$-limits of vector and multiple valued sequences in $R^m$. Using this concept, we study about the concept of the ${\epsilon}_0$-dense subset and of the points of ${\epsilon}_0$-dense ace in the open subset of $R^m$. We also investigate the properties and the characteristics of the ${\epsilon}_0$-dense subsets and of the points of ${\epsilon}_0$-dense ace.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1292-1295
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• 2002

The performance of the LSI improved drastically due to the progress of the semiconductor manufacturing technology in recent years. However, a new problem such as wiring delay and complication inside the LSI occurs. The study to solve these problems with much research organization is been doing. We tried to solve of these problems by using the neuron MOS transistor with 4-valued signal in addition to the binary signal. In this paper, We present, method which realizes 4-valued logic function. And, a designed circuit, is verified by using HSPICE.

• 전자공학회논문지B
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• 제29B권11호
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• pp.56-64
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• 1992

The sum-of-product type MVL (Multiple-valued logic) functions can be directly transformed into the exclusive-sum-of-literal-product(ESOLP) type MVL functions with a substitution of the OR operator with the exclusive-OR(XOR) operator. This paper presents an algorithm that can reduce the number of minterms for the purpose of minimizing the hardware size and the complexity of the circuit in the realization of ESOLP-type MVL functions. In Boolean algebra, the joinable true minterms can form the cube, and if some cubes form a cube-chain with adjacent cubes by the insertion of false cubes(or, false minterms), then the created cube-chain can become a large cube which includes previous cubes. As a result of the cube grouping, the number of minterms can be reduced artificially. Since ESOLP-type MVL functions take the MIN/XOR structure, a XOR circuit and a four-valued MIN/XOR dynamic-CMOS PLA circuit is designed for the realization of the minimized functions, and PSPICE simulation results have been also presented for the validation of the proposed algorithm.

• 대한수학회지
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• 제55권3호
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• pp.671-694
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• 2018

In this paper, we investigate the weighted vector-valued bounds for a class of multilinear singular integral operators, and its commutators, from $L^{p_1}(l^{q_1};\;{\mathbb{R}}^n,\;w_1){\times}{\cdots}{\times}L^{p_m}(l^{q_m};\;{\mathbb{R}}^n,\;w_m)$ to $L^p(l^q;\;{\mathbb{R}}^n,\;{\nu}_{\vec{w}})$, with $p_1,{\cdots},p_m$, $q_1,{\cdots},q_m{\in}(1,\;{\infty})$, $1/p=1/p_1+{\cdots}+1/p_m$, $1/q=1/q_1+{\cdots}+1/q_m$ and ${\vec{w}}=(w_1,{\cdots},w_m)$ a multiple $A_{\vec{P}}$ weights. Our argument also leads to the weighted weak type endpoint estimates for the commutators. As applications, we obtain some new weighted estimates for the $Calder{\acute{o}}n$ commutator.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.191-194
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• 2000

A level of integration will increase, if the number of elements of the circuit can be reduced. We aim to design the circuit of the new system for any further integration by using Neuron MOS Transistor. In this paper, we consider to introduce Soft-Hardware Logic and multiple-valued logic to the design methods for reducing the number of elements and inner wiring. We have designed 4-valued add-subtracter circuit using above logic. We discuss the design methods, features, and characteristics of this circuit by SPICE simulation.

• 대한산업공학회지
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• 제27권4호
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• pp.394-405
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• 2001

Since most real-world application data involve continuous-valued attributes, properly addressing the discretization process for constructing a decision tree is an important problem. A continuous-valued attribute is typically discretized during decision tree generation by partitioning its range into two intervals recursively. In this paper, by removing the restriction to the binary discretization, we present a hybrid multi-interval discretization algorithm for discretizing the range of continuous-valued attribute into multiple intervals. On the basis of experiment using semiconductor etching machine, it has been verified that our discretization algorithm constructs a more efficient incremental decision tree compared to previously proposed discretization algorithms.