• 한국정보전자통신기술학회논문지
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• 제17권4호
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• pp.266-274
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• 2024

본 논문에서는 아날로그 회로 트리밍과 보정 (calibration) 등에 필요한 데이터를 저장하는 비휘발성 메모리인 저면적 32bit PF (Poly-Fuse) OTP IP를 설계하였다. 한 개의 선택 트랜지스터에 2개의 PF를 사용하여 하나의 OTP 셀을 구성하므로 2 비트의 데이터를 프로그램할 수 있는 1셀-2비트의 multibit PF OTP 셀을 제안하였다. 제안된 1셀-2비트 PF OTP 셀의 bitcell 사이즈는 12.69㎛ × 3.48㎛ (=44.161㎛2)의 1/2로 기존 PF OTP 셀의 bitcell 사이즈에 비해 셀 면적을 33% 줄였다. 한편 본 논문에서는 제안된 multbit 셀의 동작에 맞도록 1행 × 32열 셀 어레이 회로와 코어 회로 (WL 구동회로, BL 구동회로, BL 스위치 회로와 DL sense amplifier 회로)를 새롭게 제안하였다. 제안된 multibit 셀을 사용한 32bit OTP IP의 레이아웃 사이즈는 238.47㎛ × 156.52㎛ (=0.0373㎛2)으로 기존 single bitcell을 이용한 32bit PF OTP IP 사이즈인 386.87㎛ × 144.87㎛ (=0.056㎛2)에 비해 면적을 33% 정도 줄였다. 10년의 data retention 시간을 고려하여 설계된 32bit PF OTP IP는 detection read 모드와 read 모드에 서 프로그램된 PF의 최소 센싱 저항은 테스트 칩의 post-layout 모의실험 결과 각각 10.5㏀과 5.3㏀으로 설계하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.701-704
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• 2011

컴퓨터 시스템의 신뢰도에 가장 큰 영향을 미치는 것이 메모리 시스템의 신뢰도이며 메모리 시스템에서 발생하는 가장 빈번한 오류는 소자의 물리적 손상 없이 저장 정보가 변경되는 소프트 에러이다. 메모리에서 발생하는 소프트 에러의 영향은 오류 검출 및 정정 회로와 스크러빙 작업을 통하여 극복할 수 있다. 메모리 소자의 집적도가 높아짐에 따라 인접한 메모리 셀에 걸쳐서 발생하는 다중 비트 소프트 에러의 발생 빈도가 증가했으며 이를 해결하기 위한 메모리 구조와 스크러빙 기법이 제안되었다. 본 논문은 다중 비트 소프트 에러 대응 메모리 소자에 대한 이전 연구 결과에 적용할 수 있는 스크러빙 수행 방안을 제안하고, 그에 따른 신뢰도 성능 해석 결과를 보여준다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제13권4호
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• pp.1922-1940
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• 2019

IP address lookup is a function to determine nexthop for a given destination IP address. It takes an important role in modern routers because of its computation time and increasing Internet traffic. TCAM-based IP lookup approaches can exploit the capability of parallel searching but have a limitation of its size due to latency, power consumption, updatability, and cost. On the other hand, multibit trie-based approaches use SRAM which has relatively low power consumption and cost. They reduce the number of memory accesses required for each lookup, but it still needs several accesses. Moreover, the memory efficiency and updatability are proportional to the number of memory accesses. In this paper, we propose a novel architecture using an Indexed Multibit Trie (IMT) which is based on combined TCAM and SRAM. In the proposed architecture, each lookup takes at most two memory accesses. We present how the IMT is constructed so as to be memory-efficient and fast updatable. Experiment results with real-world forwarding tables show that our scheme achieves good memory efficiency as well as fast updatability.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권9호
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• pp.650-656
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• 2004

This paper presents block and timing diagrams of the DWA(data weighted averaging) to optimize a feedback time delay of the sigma-delta modulator. Through the Matlab modeling, the optimized coefficients of the integrators are obtained to design the modulator. And then the fully differential SC integrators, feedback DAC, 9-level quantizer, and DWA are designed by considering the nonideal characteristics of the modulator. The designed second-order multibit modulator is fabricated in a 0.35$\mu\textrm{m}$ CMOS process. The designed modulator achieves 73dB signal-to-noise ratio and 72dB dynamic range at 1.2Vp-p 585kHz input singal and 52.8MHz sampling frequency.

• 전자공학회논문지A
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• 제31A권4호
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• pp.30-38
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• 1994

In this paper, we propose the parallel scrambling technique which is applicable in the multibit-interleaved multiplexing environment. For this, we introduce the concept of SSRG (simple shift register generator) and MSRG(modular shift register generator), and investigate their properties. We also introduce the concept of PSRG(parallel shift register generator) - parallel form of shift register generator, and consider realizations of PSRGs based on SSRGs and MSRGs. Finally, we show how to apply PSRGs to the parallel scrambling for the SDH system.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1062-1070
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• 2002

본 논문은 가변길이 다중비트 코딩 알고리듬을 제안하고 DCT/IDCT(이산여현변환/역이산여현변환)설계에의 적용 과정을 제시한다 가변길이 다중 비트 코딩은 일반적인 Booth's알고리듬과 같이 중첩에 의한 다중비트 코딩을 가변적인 방법을 사용하여 그 중 2의 멱승이 되는 부분 즉 2k의 SD(Signed Digit)을 생성하는 방법이다. 이렇게 발생된 SD는 곱셈에 있어서 2k의 부분적(Partial Product)을 생성하게 되고 이로 인해 필요한 하드웨어는 단순한 덧셈기와 쉬프트 연산에 필요한 플립플롭만 필요하게 되므로 설계과정에 있어서 칩의 면적과 속도 면에서 효율적인 방법이다. 본 논문에서는 이 알고리듬의 정의 및 증명과정과 실제 알고리듬 적용을 위한 DCT/IDCT의 설계방법을 논의하고 제작한 IDCT의 결과에 대해 논의한다. 설계된 IDCT칩은 병렬 고속 처리를 위한 8개의 PE(Processing Element)와 하나의 전치 메모리를 사용한 방법으로 54MHz에서 400Mpixels/sec의 동작속도를 가지며 HDTV 및 MPEG 디코더에 적용하여 동작을 검증하였다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.107-114
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• 2004

본 논문에서는 DWA(Data Weighted Averaging) 방식의 sigma-delta 변조기에서 피드백 지연시간을 최적화 할 수 있는 DWA 구조의 블록도 및 타이밍도를 제안한다. 변조기 설계를 위하여 MATLAB 모델링으로 적분기의 최적 계수를 설정한 후 변조기의 비이상성을 고려하여 완전 차동 SC 적분기, 피드백 DAC, 9-레벨 양자화기, DWA를 설계하였다. 각 블록을 이용하여 실현된 3차 멀티비트 sigma-delta 변조기는 0.35㎛ CMOS 공정으로 칩으로 제작하였고, 동작 특성은 1.2Vp-p 825kHz의 입력 신호, 샘플링 주파수 52.8MHz에서 75dB의 SNR과 74dB의 DR을 가진다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.57-60
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• 2004

This paper presents multibit Sigma-Delta ADC using Leslie-Singh Structure to Improve nonlinearity of feedback loop. 4-bit flash ADC for multibit Quantization in Sigma Delta modulator offers the following advantages such as lower quantization noise, more accurate white-noise level and more stability over single quantization. For the feedback paths consisting of DAC, the DAC element should have a high matching requirement in order to maintain the linearity performance which can be obtained by the modulator with a multibit quantizer. Thus a Sigma-Delta ADC usually adds the dynamic element matching digital circuit within feedback loop. It occurs complexity of Sigma-Delta Circuit and increase of power dissipation. In this paper using the Leslie-Singh Structure for improving nonliearity of ADC. This structure operate at low oversampling ratio but is difficult to achieve high resolution. So in this paper propose improving loop filter for single-bit feedback multi-bit quantization Sigma-Delta ADC. It obtained 94.3dB signal to noise ratio over 615kHz bandwidth, and 62mW power dissipation at a sampling frequency of 19.6MHz. This Sigma Delta ADC is fabricated in 0.25um CMOS technology with 2.5V supply voltage.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.2
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• pp.1222-1225
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• 2004

This paper presents multibit Sigma-Delta ADC using noise-shaped dynamic element matching(DEM). 5-bit flash ADC for multibit quantization in Sigma Delta modulator offers the following advantages such as lower quantization noise, more accurate white-noise level and more stability over single quantization. For the feedback paths consisting of DAC, the DAC element should have a high matching requirement in order to maintain the linearity performance which can be obtained by the modulator with a multibit quantizer. The DEM algorithm is implemented in such a way as to minimize additional delay within the feedback loop of the modulator Using this algorithm, distortion spectra from DAC linearity errors are shaped. Sigma Delta ADC achieves 82dB signal to noise ratio over 615H7z bandwidth, and 62mW power dissipation at a sampling frequency of 19.6MHz. This Sigma Delta ADC is designed to use 0.25um CMOS technology with 2.5V supply voltage and verified by HSPICE simulation.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1994년도 하계종합학술발표회 논문집
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• pp.409-412
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• 1994