• 전자공학회논문지
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• 제51권1호
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• pp.90-96
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• 2014

본 논문은 광대역 특성의 뱅뱅 디지털 위상 동기 루프를 설계함에 있어 최적의 루프 이득 선정을 통한 실용적인 선형화 설계 기법을 제안한다. 기존의 이론적 파라미터 설계 기법을 광대역 클럭 발생기 회로에 적용함에 있어 한계점을 설명하고 실제 구현된 뱅뱅 디지털 위상 동기 루프 설계에 대해서 살펴보았다. 본 논문에서는 정수 어레이와 디더 이득은 크게 하되 비례 이득을 작게 설정하여 뱅뱅 디지털 위상 동기 루프의 리미티드 사이클 노이즈를 제거하였다. 제안된 설계 기법을 적용한 뱅뱅 디지털 위상 동기 루프는 기존의 구조에 비교하여 초소형, 저전력, 선형 특성 및 루프 대역폭 조절이 가능한 장점을 보이며, 성능의 우수성을 시뮬레이션을 통하여 검증하였다.

• Journal of Power Electronics
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• 제18권5호
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• pp.1523-1535
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• 2018

High-performance Phase-Locked Loops (PLLs) are critical for grid synchronization in grid-tied power electronic applications. In this paper, a new single-phase All Digital Phase-Locked Loop (ADPLL) is proposed. It features fast transient response and good robustness under distorted grid conditions. It is designed for Field Programmable Gate Array (FPGA) implementation. As a result, a high sampling frequency of 1MHz can be obtained. In addition, a new OSG is adopted to track the power frequency, improve the harmonic rejection and remove the dc offset. Unlike previous methods, it avoids extra feedback loop, which results in an enlarged system bandwidth, enhanced stability and improved dynamic performance. In this case, a new parameter optimization method with consideration of loop delay is employed to achieve a fast dynamic response and guarantee accuracy. The Phase Detector (PD) and Voltage Controlled Oscillator (VCO) are realized by a Coordinate Rotation Digital Computer (CORDIC) algorithm and a Direct Digital Synthesis (DDS) block, respectively. The whole PLL system is finally produced on a FPGA. A theoretical analysis and experiments under various distorted grid conditions, including voltage sag, phase jump, frequency step, harmonics distortion, dc offset and combined disturbances, are also presented to verify the fast dynamic response and good robustness of the ADPLL.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.267-269
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• 2007

PLL(Phase Locked Loop) are widely used circuit technique in modern electronic systems. In this paper, We propose the low voltage and high speed PLL. We design the PFD(Phase Frequency Detector) by using TSPC (True Single Phase Clock) circuit to improve the performance and solve the dead-zone problem. We use CP(Charge Pump} and LP(Loop filter) for Negative feedback and current reusing in order to solve current mismatch and switch mismatch problem. The VCO(Voltage controlled Oscillator) with 5-stage differential ring oscillator is used to exact output frequency. The divider is implemented by using D-type flip flops asynchronous dividing. The frequency divider has a constant division ratio 32. The frequency range of VCO has from 200MHz to 1.1GHz and have 1.7GHz/v of voltage gain. The proposed PLL is designed by using 0.18um CMOS processor with 1.8V supply voltage. Oscillator's input frequency is 25MHz, VCO output frequency is 800MHz and lock time is 5us. It is evaluated by using cadence spectra RF tools.

• ETRI Journal
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• 제30권4호
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• pp.546-554
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• 2008

Phase-locked loops (PLLs) are among the most important mixed-signal building blocks of modern communication and control circuits, where they are used for frequency and phase synchronization, modulation, and demodulation as well as frequency synthesis. The growing popularity of PLLs has increased the need to test these devices during prototyping and production. The problem of distinguishing and classifying the responses of analog integrated circuits containing catastrophic faults has aroused recent interest. This is because most analog and mixed signal circuits are tested by their functionality, which is both time consuming and expensive. The problem is made more difficult when parametric variations are taken into account. Hence, statistical methods and techniques can be employed to automate fault classification. As a possible solution, we use the back propagation neural network (BPNN) to classify the faults in the designed charge-pump PLL. In order to classify the faults, the BPNN was trained with various training algorithms and their performance for the test structure was analyzed. The proposed method of fault classification gave fault coverage of 99.58%.

• 한국광학회지
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• 제14권2호
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• pp.161-165
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• 2003

Master laser(ML)의 직접 변조로 생성된 여러 개의 side-bands 중 두 개의 target band게 두 개의 Slave laser(SL)가 각각 lock이 되도록 하는 side-band injection-locking 방법을 이용하여 광학적 60㎓의 밀리미터파 신호를 구현하였다 ML에 lock이 된 두 SL의 output들은 photo detection시 서로 beating하여 안정적이고 매우 깨끗한 60㎓ 신호를 생성하였다.

• 한국전자파학회논문지
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• 제27권7호
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• pp.635-645
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• 2016

본 논문에서는 주파수 잠금회로(FLL: Frequency Locked Loop)를 이용하여 발진기의 위상잡음을 개선할 수 있음을 보였다. 1차적으로 헤어-핀 공진기를 이용하여 전압제어발진기(VCO)를 제작하였다. 제작된 VCO는 발진주파수 5 GHz에서 위상잡음을 측정한 결과, 1 kHz offset 주파수에서 -53.1 dBc/Hz를 보였다. 위상잡음을 개선하기 위하여, VCO에 5 GHz 공진기로 구성된 주파수 검출기(frequency detector), 루프 필터, 전위변환기(level shifter)를 이용 궤환회로를 구성, 주파수 잠금회로를 구성하였다. 제작된 주파수 잠금회로는 5 GHz의 주파수에서 발진하고, 1 kHz offset 주파수에서 -120.6 dBc/Hz의 위상잡음을 보였다. 따라서 주파수 잠금회로를 이용, VCO의 위상잡음을 획기적으로 약 67.5 dB 개선할 수 있음을 보였다. 또한, 얻어진 주파수 잠금회로를 이용한 발진기의 위상잡음 성능은 수정발진기의 위상잡음과 비견할만한 것이다.

• 한국통신학회논문지
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• 제19권10호
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• pp.1982-1990
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• 1994

본 논문에서는 PLL(Phase Locked Loop)의 궤환 성질을 이용한 Ku-band ($10.95\sim11.70Hz$)용 위상고정 유전체공진 발진기를 설계 및 제작하였다. 유전체 공진 발진기에 인가되는 바이어스 중 게이트 바이어스의 변화에 대한 중심 주파수의 변화를 이용하여 전압제어 주파수 변화부를 제거하였고 위상 s비교를 위해서는 샘플링 위상 비교기를 이용하였다. 위상고정 유전체 공진 발신기는 X-band 주파수 대역의 유전체 공진 발진기 신호를 샘플링 위상 비교기에 인가하여 VHF대역의 기준 신호에 위상고정 시켜 높은 주파수 안정도를 얻는 것으로 유럽형 FSS(Fixed Satellite Service)를 위한 10.00GHz로 구현하였다. 측정 결과 본 논문의 위상고정 유전체 공진 발진기는 유전체 공진 발진기보다 높은 주파수 안정도를 보였으며, 10.00GHz 에서 출력전력 8.67dBm과 2차 고조파는 -42dBc이하이었고, carrier로 보터 10kHz 벗어난 점에서 -81 dBc/Hz 이하의 위상 잡음을 얻었다.

• 한국전자파학회논문지
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• 제20권9호
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• pp.967-973
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• 2009

본 논문에서는 두 개의 위상 동기 루프를 구성하여 이중으로 위상 고정시킨 band 위성통신용 국부 발진기를 설계하고 위상 잡음을 분석하였다. 설계된 위상 동기 발진기는 직렬귀환 유전체 공진발진기, 주파수 분주기, 위상검출기, 루프 필터 및 PLL-IC로 구성되어 있으며, 12.6 GHz의 발진 주파수를 2분주시켜 6.3 GHz에서 15.32 dBm의 출력값을 보였다. 제작한 발진기의 위상 잡음은 -81 dBc/Hz@100 Hz, -100.86 dBc/Hz@1 kHz, -111.12 dBc/Hz@10 kHz, -116 dBc/Hz@100 kHz 및 -140.49 dBc/Hz@1 MHz으로 매우 안정되며 우수한 특성을 보였다.

• 한국전자통신학회논문지
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• 제19권1호
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• pp.31-38
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• 2024

디지털 위상 고정 루프는 디지털 위상 검출기, 디지털 루프 필터, 디지털 제어 발진기, 분배기 등으로 이루어진 일반적인 회로로 전기 및 회로 분야 등 다양한 분야에서 널리 사용된다. 디지털 위상 고정 루프의 성능 향상을 위해 다양한 수학적인 알고리즘 등을 활용한 상태 추정기가 사용된다. 전통적인 상태 추정기로는 무한 임펄스 응답 상태 추정기의 칼만 필터를 활용해왔으며, 무한 임펄스 응답 상태 추정기 기반 디지털 위상 고정 루프는 초기값의 부정확성, 모델 오차, 다양한 외란 등의 예상치 못한 상황에서 급격한 성능 저하가 발생할 수 있다. 본 논문에서는 새로운 디지털 위상 고정 루프를 설계하기 위해 2계층 Frobenius norm 기반 유한 임펄스 상태 추정기를 제안한다. 제안한 상태 추정기는 첫 번째 층의 추정 상태를 이용하여 두 번째 층에서 상태 추정을 하는데, 이때 첫 번째 층의 추정 상태와 누적된 측정값과 결합하여 설계하였다. 새로운 유한 임펄스 응답 상태 추정기 기반 디지털 위상 동기 루프의 강인한 성능을 검증하기 위해 잡음 공분산 정보가 부정확한 상황에서 무한 임펄스 응답 상태 추정기와 비교하여 시뮬레이션을 수행하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 1997년도 전력전자학술대회 논문집
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• pp.454-459
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• 1997

The good features of a switched reluctance motor(SRM) are appreciated by the appliance manufactures. And it is spread into a commercial and industries market. The few disadvantage of the motor is higher torque ripple and noise. This paper proposes an instantaneous torque control scheme to control a speed precisely. It adapts phase-locked loop (PLL) technique to control speed precisely. In this control scheme, the phase detector signal of the PLL regulates the switching dwell angle flexibly and the loop filter's signal controls adaptively the instantaneous switching voltage. Experimental results show that drive performance is good with low torque ripple.