• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.86.1-86.1
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• 2015

As the feature size of Si-based semiconductor shrinks to nanometer scale, we are facing to the problems such as short channel effect and leakage current. One of the solutions to cope with those issues is to bring III-V compound semiconductors to the semiconductor structures, because III-V compound semiconductors have much higher carrier mobility than Si. However, introduction of III-V semiconductors to the current Si-based manufacturing process requires great challenge in the development of process integration, since they exhibit totally different physical and chemical properties from Si. For example, epitaxial growth, surface preparation and wet etching of III-V semiconductors have to be optimized for production. In addition, oxidation mechanisms of III-V semiconductors should be elucidated and re-growth of native oxide should be controlled. In this study, surface preparation methods of various III-V compound semiconductors such as GaAs, InAs, and GaSb are introduced in terms of i) how their surfaces are modified after different chemical treatments, ii) how they will be re-oxidized after chemical treatments, and iii) is there any effect of surface orientation on the surface preparation and re-growth of oxide. Surface termination and behaviors on those semiconductors were observed by MIR-FTIR, XPS, ellipsometer, and contact angle measurements. In addition, photoresist stripping process on III-V semiconductor is also studied, because there is a chance that a conventional photoresist stripping process can attack III-V semiconductor surfaces. Based on the Hansen theory various organic solvents such as 1-methyl-2-pyrrolydone, dimethyl sulfoxide, benzyl alcohol, and propylene carbonate, were selected to remove photoresists with and without ion implantation. Although SPM and DIO3 caused etching and/or surface roughening of III-V semiconductor surface, organic solvents could remove I-line photoresist without attack of III-V semiconductor surface. The behavior of photoresist removal depends on the solvent temperature and ion implantation dose.

• 대한전자공학회논문지
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• 제21권5호
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• pp.67-78
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• 1984

프로팅 게이트 위에 컨트롤 게이트를 갖는 n-채널 이중 다결정 실리콘게이트 EAROM을 제작하였다. 채널 길이는 4-8μm, 채널 폭은 5-14μm로 하여 5μm design rule에 따라 설계하였으며 서로 다른 4가지 컨트롤게이트 구조를 갖는 채널 주입형 기억소자를 얻었다. 그리고 소자의 Punch through 전압과 게이트에 의해 조절되는 채널파괴 전압을 증가시키기 위해 이중 이온주입 (double ion implantation)과 active 영역에 보론이온을 주입 하였다. 프로그래밍을 위해 드레인 전압 및 게이트 전압이 각각 13-l7V 및 20-25V 정도 필요하였다. 그리고 제조된 기억소자의 소거는 광학적 방법뿐 아니라 전기적 방법으로도 가능하였으며 125℃에서 200시간 유지하였을 때 축적된 전자가 약 4 %정도 감소함을 알 수 있었다.

• Transactions on Electrical and Electronic Materials
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• 제1권4호
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• pp.1-6
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• 2000

The mechanical strength of silicon carbide dose nor permit the use of diffusion as a means to achieve selective doping as required by most electronic devices. While epitaxial layers may be doped during growth, ion implantation is needed to define such regions as drain and source wells, junction isolation regions, and so on. Ion activation without an annealing cap results in serious crystal damage as these activation processes must be carried out at temperatures on the order of 1600$^{\circ}C$. Ion implanted silicon carbide that is annealed in either a vacuum or argon environment usually results in a surface morphology that is highly irregular due to the out diffusion of Si atoms. We have developed and report a successful process of using silicon overpressure, provided by silane in a CAD reactor during the anneal, to prevent the destruction of the silicon carbide surface, This process has proved to be robust and has resulted in ion activation at a annealing temperature of 1600$^{\circ}C$ without degradation of the crystal surface as determined by AFM and RBS. In addition XPS was used to look at the surface and near surface chemical states for annealing temperatures of up to 1700$^{\circ}C$. The surface and near surface regions to approximately 6 nm in depth was observed to contain no free silicon or other impurities thus indicating that the process developed results in an atomically clean SiC surface and near surface region within the detection limits of the instrument(${\pm}$1 at %).

• 대한전자공학회논문지SD
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• 제38권11호
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• pp.771-780
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• 2001

ULSI급 CMOS 소자를 개발, 제작하고 또한 그것의 전기적 특성을 정확히 분석하기 위해서는 공정 및 소자 시뮬레이터의 사용이 필수적이다. 대면적 몬테 카를로 시뮬레이션 결과가 다차원 소자 시뮬레이터의 입력으로 사용되려면 과도한 입자수의 증가로 비효율성을 띄게 된다. 본 논문에서는 이러한 문제를 해결하기 위해 3차원 몬테 카를로 이온 주입 시뮬레이터인 TRICSI 코드를 이용하여 물리적으로 타당하며 또한 효율적으로 시뮬레이션 입자 수를 증가시켜 대면적 이온 주입시의 3차원 통계 분포의 잡음 영역을 최소화하는 방법을 제안하였다. 후속 공정인 열확산 공정이나 RTA(급속 열처리) 공정의 확산 방정식을 푸는 경우 발산을 막기 위해 몬테 카를로 시뮬레이션 결과의 통계 분포에 대한 후처리 과정으로 3차원 셀을 이용한 보간 알고리듬을 적용하였다. 시뮬레이션 수행 결과 가상 궤적 발생법(split-trajectory method)만을 사용한 것에 비해 계산 시간은 2배로 늘이지 않는 범위에서 10배 이상의 이온 입자 생성 분포를 얻을 수 있다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제48권5호
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• pp.339-343
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• 1999

This paper reports the characteristics of poly-Si TFT unitary CMOS circuits fabricated with various techniques, in order to investigate the optimum process conditions. The active films were deposited by PECVD and LPCVD using $SiH_4\; and\; Si_2H_6$ as source gas, and annealed by SPC and ELA methods. The impurity doping of the oource and drain electrodes was performed by ion implantation and ion shower. In order to investigate the AC characteristics of the poly-Si TFTs processed with various methods, we have examined the current driving characteristics of the polt-Si TFT and the frequency characteristics of 23-stage CMOS ring oscillators. Ithas been observed that the circuits fabricated using $Si_2H_6$ with low-temperature process of ELA exhibit high switching speed and current driving performances, thus suitable for real application of large area electronics.

• 대한전자공학회논문지
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• 제25권3호
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• pp.294-301
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• 1988

A study on the lattice damages and impurity depth profiles have been performed with BF2 ion implanted silicon materials. Electrical measurement, SIMS and TEM analysis techniques were used in order to identify the reverse annealing phenomena, impurity depth profiles and lattice damages. A typical reverse annealing phenomena were shown at the dose of 1x10**15/cm\ulcorner and non-reverse annealing at the dose of 5x10**15/cm\ulcorner This was explained with the formation of the amorphous region at BF2+ ion implantation with high dose. That is, the amorphous reigons were recrystallized centrated at certain regions were measured by SIMS technique. The dislocation loops-like crystalline defects were observed with TEM cross sections, which were formed at the lattice damaged region during annealing process.

• 대한전자공학회논문지
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• 제23권6호
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• pp.789-794
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• 1986

포화속도 모델을 이용하여 이온주입공정에 의한 GaAs MESFET를 설계하였다. 20KeV의 $Si^+$ 이온 주입공정과 $975^{\circ}C$ 5sec의 RTP 활성화공정에 의해 $V_{th}$가 -0.5V 일때의 gm이 460ms/mm인 MESFET를 설계할 수 있었다.

• 전기전자학회논문지
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• 제2권1호
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• pp.101-107
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• 1998

인(Phosphorus)을 1MeV로 이온 주입한 후 RTA를 실시하여 미세결함의 특성을 조사하고, 면저항, SRP, SIMS, XTEM 분석과 CMOS 구조에서 래치업 특성을 모의 실험하였다. 도즈량이 증가할수록 면저항은 낮아지고, Rp값은 도즈량이 $1{\times}10^{13}/cm^2,\;5{\times}10^{13}/cm^2,\;1{\times}10^{14}/cm^2$일때 각각 $1.15{\mu}m,\;1.15{\mu},\;1.10{\mu}m$로 나타났다. SIMS 측정결과는 열처리 시간이 길수록 농도의 최대치가 표면으로부터 깊어지고, 농도 또한 낮아짐을 확인하였다. XTEM 분석 결과는 열처리 전에는 결함측정이 불가능했으나, 측정되지 많은 미세결함이 열처리 후 이차결함으로 성장한 것으로 조사되었다. 모의 실험은 buried layer와 connecting layer 구조를 사용하였으며, buried layer보다 connecting layer가 래치업 특성이 우수함을 확인하였다. Connecting layer의 도즈량이 $1{\times}10^{14}/cm^2$이고 이온주입 에너지가 500KeV일 때 trigger current는 $0.6mA/{\mu}m$이상이었고, trigger voltage는 약 6V로 나타났다. Connecting layer의 이온주입 에너지가 낮을수록 래치업 저감효과가 더욱 우수함을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.13-19
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• 2010

중수소 결합이 존재하는 게이트 산화막을 갖는 MOSFET는 일반 MOSFET에 비해 신뢰성이 개선된다고 알려져 있다. 본 연구에서는 MOS 소자의 게이트 산화막내에 중수소를 분포시키기 위해 새로운 중수소 이온 주입법을 제안하였다. MOS 소자를 구성하는 층간 물질 및 중수소가 분포할 위치에 따라 중수소 이온 주입 에너지는 다양하게 변하게 된다. 이온 주입 후 발생할 수 있는 물질적 손상을 방지하기 위해 후속 열처리 공정이 수반된다. 제조된 일반 MOSFET를 사용하여 제안된 중수소이온 주입을 통해 게이트 산화막내 계면 및 bulk 결함이 감소함을 확인하였다. 그러나 이온 주입으로 인해 실리콘 기판의 불순물 농도가 변화할 수 있으므로 이온 주입 조건의 최적화가 필요하다. 중수소 이온 주입된 MOSFET의 CV 및 IV 특성 조사를 통해 이온 주입으로 인한 트랜지스터의 성능 변화는 발생하지 않았다.

• 전자공학회논문지D
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• 제35D권9호
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• pp.54-61
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• 1998

Deep submicron급 CMOS디바이스에서 래치업 면역특성을 향상시키기 위한 새로운 Triple well구조를 제안하였다. Triple well에서 이온주입 에너지와 도즈량 변화에 따른 최적인 래치업 면역을 위한 공정조건을 확립하고 이것을 기존의 Twin well구조와 비교분석하였다. 공정은 공정시뮬레이터인 ATHENA로 소자를 제작하여 도핑프로파일과 구조를 해석하고 래치업 특성은 소자시뮬레이터인 ATLAS를 사용하였다. Triple well과 Twin well의 구조에서 공정상의 차이가 도핑프로파일에 미치는 영향과 프로파일 형태가 래치업 특성에 미치는 영향을 규명하였다. Triple well구조에서 p-well이온주입에너지 2.5MeV, 도즈량 1×10/sup 14/[cm/sup -2/]일 때 트리거 전류가 2.5[mA/${\mu}{m}$]로 매우 큰 래치업 면역특성을 얻었다.