• 제어로봇시스템학회논문지
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• 제11권6호
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• pp.510-517
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• 2005

In this paper, an open architecture control system for automated container cranes is investigated. The hardware architecture for automating cranes is first discussed. A standard reference model for cranes based upon the OSACA platform is proposed, in which three modules are suggested: hardware module, operating system module, and application software module. Finally, a hybrid control system combining deliberative and reactive controls for autonomous operations of the cranes is implemented.

• 한국통신학회논문지
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• 제21권12호
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• pp.3256-3264
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• 1996

This paper presents an efficient VLSI architecture for transposing matris in high speed. In the case of transposing N*N matrix, N$^{2}$ numbers of transposition cells are configured as regular and spuare shaped structure, and pipeline structure for operating each transposition cell in paralle. Transposition cell consists of register and input data selector. The characteristic of this architecture is that the data to be transposed are divided into several bundles of bits, then processed serially. Using the serial transposition of divided input data, hardware complexity of transpositioncell can be reduced, and routing between adjacent transposition cells can be simple. the proposed architecture is designed and implemented with 0.5 .mu.m VLSI library. As a result, it shows stable operation in 200 MHz and less hardware complexity than conventional architectures.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.313-316
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• 2002

(Korea Information Security Agency) is designed by using VHDL to Implement hardware architecture It has been adopted by most of the security systems in Korea SEED Is designed to utilize the S-boxes and permutations that balance with the current computing technology It has the Feistel structure with 16 rounds The same procedure for data encryption and decryption makes possible an easy and practical hardware implementation. The primary functions used In SEED are F function and G function. This paper proposes an Iterative architecture of F function, a modified architecture of G function and an Iterative architecture of key scheduling algorithm. The designed SEED encrypts and decrypts exactly the test vectors It is expected to extend to various application fields If the design of control blocks Is added.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.113-116
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• 1999

This paper presents a hardware architecture of AAL(ATM Adaptation Layer) type 2 switch. The proposed architecture can assign and configure maximum AAL2 CID limit. AAL2 is the protocol which has been recommended by ITU-T and ATM-Forum for low bit rate delay sensitive services. The architecture assumes 155 Mbps STM-1/STS-3c physical interface, maximum VCC can be 64K connections. It can support maximum 16,384M AAL2 connections. For efficient use of peripheral memory, a concept of segment address was proposed. The proposed AAL2 switch hardware architecture can be used in ATM network as a standalone server or embedded module in a ATM switching system.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 D
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• pp.2755-2757
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• 2002

In this paper, we propose a now architecture for hardware implementation of digital neural network. By adopting flexible ladder-style bus and internal connection network into traditional SIMD-type digital neural network architecture, the proposed architecture enables fast processing that is based on parallelism, while does not abandon the flexibility and extensibility of the traditional approach. In the proposed architecture, users can change the network topology by setting configuration registers. Such reconfigurability on hardware allows enough usability like software simulation. We implement the proposed design on real FPGA, and configure the chip to multi-layer perceptron with back propagation for alphabet recognition problem. Performance comparison with its software counterpart shows its value in the aspect of performance and flexibility.

• 전자공학회논문지 IE
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• 제45권4호
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• pp.27-32
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• 2008

본 논문은 진화 하드웨어 시스템에 적용하기 위해서 유전알고리즘을 하드웨어 기술언어를 사용하여 구현하였다. 진화 하드웨어는 응용에 따라 동작되어지는 환경에 적응하여 동적이면서 자동적으로 자기의 구조를 바꿀 수 있는 능력을 가진 하드웨어를 의미한다. 따라서 정확한 하드웨어 사양이 주어지지 않는 응용에 있어서도 동작을 수행할 수 됐다. 진화 하드웨어는 재구성 가능한 하드웨어 부분과 유전알고리즘과 같은 진화 연산을 하는 부분으로 구성되어 있다. 유전알고리즘을 소프트웨어로 구현하는 것 보다 실시간 응용 부분 등에 있어서 하드웨어로 유전알고리즘을 구현하는 것이 유리하다. 하드웨어로 처리하는 것이 병렬성, 파이프라인 처리, 그리고 함수 사용 부분 등에 있어 소프트웨어의 단점을 보완하여 속도 면에서 이득이 있기 때문이다. 논문에서는 진화 하드웨어를 임베디드 시스템으로 구현하기 위하여 유전알고리즘을 하드웨어로 구현하였고, 몇 가지 예제에 대하여 검증을 수행하였다.

• 대한전자공학회논문지TE
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• 제37권3호
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• pp.37-44
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• 2000

본 논문에서는 실시간 데이터 압축을 위한 Lempel-Ziv 압축기의 효과적인 하드웨어 구조를 제안한다. 일반적으로 Lempel-Ziv 알고리즘의 구현에서는 matching 바이트 탐색과 dictionary 버퍼의 누적된 shift 동작이 처리 속도에 가장 중요한 문제이다. 제안하는 구조에서는 dictionary 크기를 최적화하는 방법과 복수개의 바이트를 동시에 비교하는 matching 바이트 처리 방법, 그리고 회전 FIEO 구조를 이용하여 shift 동작 제어 방법을 이용함으로써 효과적인 Lempel-Ziv 알고리즘의 처리 구조를 제안하였다. 제안된 구조는 상용 DSP를 사용하여 하드웨어적으로 정확하게 동작함을 검증하였으며, VHDL로 기술한 후 회로 합성을 수행하여 상용 FPGA 칩에 구현하였다. 제안된 구조는 시스템 클락 33㎒, 비트율 256Kbps 전용선에서 오류 없이 동작함을 확인하였다.

• 한국통신학회논문지
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• 제27권2C호
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• pp.150-159
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• 2002

본 논문지 MCNS(Multimedia Cable Network System) DOCSIS(Data Over Cable Service Interface Specification) v1.0/v1.1 표준안에 대응하는 케이블모뎀 수신단의 FS-DFE(Fractionally Spaced-Decision Feedback Equalize)에 적용될 다양한 LMS(Least Mean Square)알고리즘에 관하여 수렴특성, SER(Symbol Error Rate) 및 MSE(Mean Square Error) 성능, 하드웨어 복잡도 그리고 step-size(${\mu}$)와의 관계를 $SPW^{TM}$로 모델링하고, 그들 개개의 성능을 보여다. 그리고 Verilog-HDL을 이용하여 RTL 구조를 구성하였고, $SYNOPSYS^{TM}$을 통해 삼성 STD90 라이브러리로 합성하였다. 또한 본 논문에서는 최적의 하드웨어 구조를 가지기 위한 time-multiplexed multiplication 과 tap shared architecture구조를 채택하였다. 실험 결과를 통하여 LMS, DS(Data Signed)-LMS, ES(Error Signed)-LMS, SS(Signed Signed)-LMS[1][3]과 같은 다양한 LMS 알고리즘들 중 DS-LMS 알고리즘이 성능과 하드웨어를 고려한 최적의 알고리즘임을 보였고, DS-LMS 알고리즘 및 여러 가지 저면적 점유 기법을 이용하여 최대 58%까지 하드웨어 면적을 줄일 수 있었다.

• 한국항공우주학회지
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• 제35권10호
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• pp.940-947
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• 2007

초음속 전투기급 비행제어 컴퓨터(FLCC)의 성능향상을 위해 프로세서(CPU) 및 CPU 보드의 형상이 변경되었으며, 하드웨어형상 확정 단계에서 정확한 실시간 처리량 예측이 필요하였다. 본 연구에서는 실시간 처리량 예측을 위한 실험적 방법이 시도되었다. 기존 FLCC를 정상 동작시키며 한 Sampling Time 동안　CPU(SMJ320C40) Address Bus 데이터를 획득 및 디코드하여 메모리별 접근 및 분기 횟수를 측정하였다. 측정된 데이터를 통해, 신규 FLCC CPU(SMJ320C601) Demo Board를 제작하여 정확한 실시간 처리량 예측시험을 수행하였으며, 시험결과를 통해 CPU-Memory Architecture를 조기에 변경할 수 있었다. 특히 설계 변경에 따른 문제점들 중의 하나인 Power- Interruption에 대한 비행 안정성 저하여부를 판단하기 위하여 HILS (Hardware-In-the Loop Simulator)를 통한 비행검증시험이 수행되었다.

• 방송공학회논문지
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• 제16권3호
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• pp.403-415
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• 2011

본 논문에서는 고속으로 디지털 홀로그램을 생성할 수 있는 하드웨어구조를 제안하였다. 수정된 컴퓨터 생성 홀로그램(computer-generated hologram, CGH) 알고리즘을 이용하고, 기존의 한 화소에 대한 홀로그램 전체 화소를 연산하는 방법이 아니라 객체 전체 화소에서 홀로그램의 한 화소씩 연산하는 방법을 선택하여 홀로그램 한 화소씩 계산하고 바로 출력 하여 메모리 병목 현상을 제거하기 위한 파이프라인 기반의 하드웨어 구조를 제안하였다. CGH 알고리즘을 바탕으로 입력부, 연산부, 및 정규화부로 구성된 디지털 홀로그램 생성기의 구조를 제안하였고, 이를 효율적인 하드웨어로 구현하였다. 객체의 화소만 저장하여 반복 사용하기 때문에 메모리의 사용량을 줄일 수 있었다. 제안한 하드웨어는 세로 방향으로 확장을 하여 동작을 병렬화시킬 수 있다. 제안한 하드웨어는 1K의 광원에 대해 HD급 홀로그램을 초당 약 87장을 생성할 수 있었다.