• JSTS:Journal of Semiconductor Technology and Science
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• 제3권1호
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• pp.27-32
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• 2003

Highly reproducible side-wall process for the fabrication of the fine gate length as small as 40nm was developed. This process was utilized to fabricate 40nm InGaAs HEMTs with the 65% strained channel. With the usage of the dual $SiO_2$ and $SiN_x$ dielectric layers and the proper selection of the etching gas, the final gate length (Lg) was insensitive to the process conditions such as the dielectric over-etching time. From the microwave measurement up to 40GHz, extrapolated fT and fmax as high as 371 and 345 GHz were obtained, respectively. We believe that the developed side-wall process would be directly applicable to finer gate fabrication, if the initial line length is lessened below the l00nm range.

• 한국전자파학회논문지
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• 제9권3호
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• pp.289-295
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• 1998

본 연구에서는 레일레이 페이딩 채널하에서 16-QAM통신 방식의 BER를 개선시키는 방안을 제안한다. 이동 무선 환경에서 페이딩에 의한 BER 열화를 극복하기위하여 밀러코딩 기법을 적용하였으며 이것은 동일한 코딩 이득에 대해 맨체스터 코딩기법에서 필요한 대역폭의 절반으로 가능하므로 효과적일뿐 아니라 $180^{\circ}$ 위상모호성 등에 덜 민감하므로 PSK 계열의 통선방식에 보다 효과적이다. 제안된 시스템을 컴퓨터상에서 시융레이션한 결 과 밴체스터 코딩기법에 비해 $10^{-4}$에서 약 3.8 dB 정도 개선시키는 효과를 보았다.

• 대한교통학회지
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• 제17권5호
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• pp.99-110
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• 1999

본 연구는 도로교통량을 이용한 기종점 통행표 산출모형들의 적용성 평가를 다루고 있다. 연구의 목적은 두 가지로, 첫째 기종점 통행표 산출을 위한 여러 모형들(선형계수 산출모형, 엔트로피 모형 및 통계적 모형)의 예측력을 평가하고, 둘째 이들 모형중에 자료의 확보 정도에 따라 적용성이 보다 우수한 모형을 찾아내는 데 있다. 이를 위해 본 연구에서는 Sioux Falls의 가로망 자료, 교통계획 프로그램인 MINUTF의 균형배정법 및 다양한 형태의 자료확보 상황을 전제로 분석하고 있다. 주요 연구결과는 다음과 같다. 첫째, 관측 링크 통행량 자료가 모두 있는 경우엔 통계적 모형의 신뢰도가 가장 높다. 그러나 관측 통행량 자료가 부족하거나 불확실할 경우에 가장 민감한 모형 또한 통계적 모형이다. 둘째, 선형계수 산출모형은 타 모형에 비해 전체적으로 예측력이 낮다. 그러나 관측링크 통행량자료가 부족하거나 불확실할 경우에도 그 예측력은 크게 달라지지 않는다. 셋째. 엔트로피모형에서 THE/1은 링크별 관측 통행량의 충분한 확보와 자료의 일관성을 요구하지만 THE/2는 그들에 크게 영향을 받지 않는다. 마지막으로 추가정보(총통행량 자료, 존별 유입·유출량 자료)가 주어진 경우, 모형들의 예측력은 다소 차이가 있으나 모두 향상된 것으로 분석된다. 본 연구는 자료의 확보 정도에 따라 적정 기종점 산출모형을 선택하는데 도움을 줄 뿐만 아니라, 향후 모형자체의 특성에 대한 정보를 제공하여 모형개발이나 수정에 도움을 줄 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.77-85
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• 2008

본 논문에서는 TFT-LCD 디스플레이 및 디지털 TV 시스템 응용과 같이 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 요구하는 고화질 영상시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리 속도에서 전력 소모 및 면적을 최적화하였다. 입력단 SHA 회로에는 Nyquist 입력에서도 12비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 12비트에 필요한 높은 DC 전압 이득과 충분한 위상 여유를 갖도록 하였으며, MDAC의 커패시터 열에는 높은 소자 매칭을 얻기 위하여 각각의 커패시터 주위를 공정에서 제공하는 모든 금속선으로 둘러싸는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 한편, 제안하는 ADC에는 전원 전압 및 온도에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.69LSB, 2.12LSB의 수준을 보이며, 동적 성능으로는 120MS/s와 130MS/s의 동작 속도에서 각각 최대 53dB, 51dB의 SNDR과 68dB, 66dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.8V 전원 전압과 130MS/s에서 108mW이다.

• 방사선산업학회지
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• 제9권3호
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• pp.143-151
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• 2015

A PET-MR system is particularly useful in diagnosing brain diseases. We have developed a prototype positron emission tomography (PET) system which can be inserted into the bore of a whole-body magnetic resonance imaging (MRI) system that enables us to obtain PET and MRI images simultaneously with a reduced cost. Silicon photomultipliers (SiPM) are appropriated as a PET detector at PET/MR system because detectors have a high gain and are insensitive to magnetic fields. Despite of its improved performance compared to that of PMT-based detectors, there is a problem of the photo-peak channel shift which is due to the increase of the temperature inside the ring detector. This problem will occur decreasing sensitivity of the PET and image distortion. In this paper, I quantitative analyze parameters of the KAIST SiPM depending on temperature by experiments. And I designed cooling methods in consideration of the degradation of sensors for correction of the temperature in the PET gantry. According to this research, we expect that distortive images and degradation of the sensitivity will not be occurred with using the above idea to reduce heat even if the PET system operates for a long time.

• 전자공학회논문지
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• 제50권7호
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• pp.122-130
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• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.55-64
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• 2006

본 설계에서는 무선 랜 등 최첨단 무선 통신 및 고급영상 처리 시스템과 같이 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템 응용을 위해 기존의 보정기법을 사용하지 않는 14b 70MS/s 0.13um CMOS A/D 변환기(Analog-to-Digital Converts- ADC)를 제안한다. 제안하는 がU는 중요한 커패시터 열에 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법으로 소자 부정합에 의한 영향을 최소화하였고, 3단 파이프라인 구조로 고해상도와 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 입력 단 SHA 회로에는 Nyquist 입력에서도 14비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 (gate-bootstrapping) 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 14비트에 필요한 높은 DC전압 이득을 얻음과 동시에 충분한 위상 여유를 갖도록 하였으며, 최종 단 6b flash ADC에는 6비트 정확도 구현을 위해 2단 오픈-루프 오프셋 샘플링 기법을 적용하였으며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um CMOS 공정으로 요구되는 2.5V 전원 전압 인가를 위해 최소 채널길이는 0.35um를 사용하여 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 0.65LSB, 1.80LSB의 수준을 보이며, 70MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 66dB, 81dB를 보여준다. 시제품 ADC의 칩 면적은 $3.3mm^2$이며 전력 소모는 2.5V 전원 전압에서 235mW이다.

• Nuclear Engineering and Technology
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• 제27권1호
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• pp.67-73
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• 1995

가압 경수로형 결함 핵연료에 대한 장기 저장 거동을 연구하기 위하여 미조사 및 조사된 $UO_2$에 대한 공기 중 산화 시험을 수행하였다. 미조사 $UO_2$ 시편의 산화 시험은 250-40$0^{\circ}C$ 온도 범위의 공기 중에서 수행되었으며 시험결과 전 시험 온도 구간에서 S-곡선의 무게 증가 특성을 보여 주었다. 또한 $UO_2$가 U$_3$ $O_{8}$으로 최대 변환될 때의 무게 증가율은 약 4wt%정도였다. 이 때 활성화 에너지는 35$0^{\circ}C$ 이상에서는 약 110kJ/mo1로 나타났고 35$0^{\circ}C$ 이하에서는 약 153 kJ/mol로 나타났다. 약35 GWD/MTU으로 연소 된 조사 $UO_2$시편에 대한 300-40$0^{\circ}C$ 온도 영역에서의 공기 중 산화 시험 결과는 미조사 시편과 비교 할 때 초기에는 산화 속도가 빨리 증가하다가 산화가 진행될 수록 산화 속도가 느리게 증가하는 경향을 보여 주었으며 이 때의 활성화에너지는 약 95 kJ/mol로 나타났다. 35$0^{\circ}C$ 공기 분위기에서 연소도 와 aging 효과에 대한 시험결과 특별한 산화 거동에서의 차이점을 나타내지 않았다.

• 생명과학회지
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• 제22권3호
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• pp.428-436
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• 2012

단백질 인산화는 세포의 활동을 조절하는 보편적인 과정이다. 브라시노스테로이드(brassinostreoid)에 의해 매개되는 신호전달은 브라시노스테로이드에 의해 활성화된 세포막상의 protein kinase 로부터 인산화되어 있는 전사인자들을 탈인산화하는 연속적인 인산화/탈인산화 과정이다. 브라시노스테로이드에 의해 매개되는 신호전달의 연구는 인산화에 관여하는 kinase 기질상의 아미노산을 밝히고, 그와 관련된 돌연변이체의 표현형을 알아봄으로써 급속하게 발전하였다. BRI1과 BAK1의 자기인산화(autophosphorylation), 상호인산화(transphosphorylation), 타이로신 인산화(tyrosine phosphorylation)를 밝힘으로써 그들의 조절작용을 식물의 생리학적, 발생학적 과정을 더 이해할 수 있는 장이 열렸다. 브라시노스테로이드에 의한 인산화는 수용체에 의해 매개되는 세포 내 함입(endocytosis)과 그에 뒤따르는 수용체의 파괴현상에서도 볼 수 있다. 인산화/탈인산화 과정에 관련하여 브라시노스테로이드에 의해 매개되는 신호전달은 더 연구할 여지가 많이 남아 있다. 이 총설은 단백질의 인산화/탈인산화 과정을 통한 브라시노스테로이드의 신호전달 연구의 최근 상황을 기술하였다.

• 전자공학회논문지
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• 제53권3호
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• pp.46-55
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• 2016

본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.