• 전자공학회논문지A
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• 제31A권2호
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• pp.75-80
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• 1994

AlAs/GaAs/AlAs RTDs(Resonant Tunneling Diodes) are fabricated and current-voltage properties of them are measured. At room temperature, peak to valley ratio is 2.4 NOT.AND.OR logic gates and Flip-Flop are fabricated using the bistable characteristics of RTDs. Although NOT.AND.OR logic gates need 5~8 transistors. only one RTD is sufficient to fabricate the logic gates. Since the switching time is very short(<10$^12$sec), it is possible to drive the semiconductor circuits fast and integrate them very large. And it is convinced the possibility of integrating RTDs to multilevel logic circuits by observing two peaks of similar current in the serial connection of two RTDs.

• 한국통신학회논문지
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• 제8권1호
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• pp.38-42
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• 1983

1개의 터널 다이오우드(TD)의 稱特性을 커어브 트레서로부터 2개의 指數項을 합으로 나타내어 電子計算機에 의해 TC對特性을 플롯한 결과 理論値의 2%이내의 오차로 近似시킬 수 있었다. 이와 같이 구한 對特性을 이용하여 MV(멀티바이브레이터)트리거作動을 形式的으로 잘 說明할 수 있었으며 安定特性을 區間直線法에 의해서 解析한 結果는 實驗値와 잘 일치함을 알았다.

• 대한전자공학회논문지
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• 제23권3호
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• pp.327-339
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• 1986

In this paper, a hardware compiler for symbolic description language(SDL) is proposed for logic design automation. Lexical analysis is performed for SDL which describes the behavioral characteristics of a digital system at the register transfer level by the proposed algorithm I. The algorithm I is proposed to get the expressions for the control unit and for the data transfer unit. In order to obtain the network description language(NDL) expressions equivalent to gate-level logic circuits, another algorithm, the the algorithm II, is proposed. Syntax analysis for the data formed by the algorithm I is also Performed using circuit elements such as D Flip-Flop, 2-input AND, OR, and NOT gates. This SDL hardware compiler is implemented in the programming language C(VAX-11/750(UNIX)), and its efficiency is shown by experiments with logic design examples.

• 정보처리학회논문지A
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• 제15A권3호
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• pp.135-140
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• 2008

본 논문은 중복 다치논리(redundant multi-valued logic)를 이용하여 초고속 디멀티플렉서(demultiplexer)를 CMOS 회로로 설계하였다. 설계한 회로는 중복 다치논리를 이용하여 직렬 이진 데이터를 병렬 다치 데이터로 변환하고 이를 다시 병렬 이진 데이터로 변환한다. 중복 다치논리는 중복된 다치 데이터 변환으로써 기존 방식 보다 더 높은 동작속도를 얻을 수 있다. 구현한 디멀티플렉서는 8개의 적분기로 구성되어 있으며, 각 적분기는 누적기, 비교기, 디코더, D 플립플롭으로 구성된다. 설계한 회로는 0.18um 표준 CMOS 공정으로 구현하였으며 HSPICE 시뮬레이션을 통해 검증하였다. 본 논문의 디멀티플렉서의 최대 데이터 전송률은 20 Gb/s이고 평균 전력소모는 58.5 mW이다.

• 전기전자학회논문지
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• 제8권1호
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• pp.12-21
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• 2004

오류제어는 많은 전자 시스템의 주요한 관심사이다. 시스템 동작에 영향을 미치는 대부분의 고장은 회로에서 발생하는 타이밍 위반의 결과로 나타나는 비정상적인 신호지연으로 인한 것이며, 이는 주로 과도고장에 의해 발생한다. 본 논문에서는 CMOS 회로의 동작 중에 타이밍 오류를 검출하는 회로를 설계하였다. 타이밍 오류 검출기는 클럭에 의해 제어되는 시스템의 준비시간 및 대기시간의 위반에 대한 오류를 검출할 수 있다. 설계한 회로는 데이터의 입력이 클럭 천이지점에서 변화할 때 과도전류를 측정하여 오류 검출기의 전류 감지회로에서 발생시킨 기준전류와 비교함으로써 오류의 발생 여부를 확인 할 수 있다. 이러한 방법은 클럭에 의해 동작하는 시스템의 준비시간 및 대기시간의 위반에 따른 오류를 효과적으로 검출할 수 있음을 보여준다. 이 회로는 2.5V 공급전압의 $0.25{\mu}m$ CMOS 기술을 이용하여 구현하였으며, HSPICE로 시뮬레이션하여 정당성 및 효율성을 검증하였다.

• Journal of Biosystems Engineering
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• 제12권1호
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• pp.45-52
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• 1987

엔진의 점화시기(點火時期)를 제어(制御)하는 데에 마이크로컴퓨터를 이용(利用)하고자 여러 종류(種類)의 제어장치(制御裝置)를 설계(設計) 제작(製作)하여 가동시험한 결과를 요약하면 다음과 같다. 가. 제어장치(制御裝置)의 제작시(製作時) 고압방전(高壓放電)에 의한 잡음(雜音), 서어지, 전자파(電磁波)로부터 디지탈회로와 컴퓨터의 기능(技能)이 교란되는 것을 방지하기 위하여는 고압회로(高壓回路)와 여타 회로와의 분리 및 고압회로의 기생발진 억제와 차폐가 완전하여야 할 것이며, 또한 양질의 점화용(點火用) 도선(導線)을 사용하여야 할 것으로 생각된다. 나. 본 실험의 범위내에서는(컴퓨터시스템) (써어보 기구에 의한 점화신호발생(點火信號發生) 및 제어(制御) - (트랜지스터 스위칭) - (고압회로) 로 구성(構成)시킨 점화시기제어장치가 컴퓨터 등의 기능교란을 일으키지 않고 가장 잘 작동(作動)되었다. 다. 본 실험의 결과(結果)를 기초(基礎)로 마이크로컴퓨터를 이용한 엔진의 최적점화진각제어(最適點火進角制御)에의 응용(應用)이 가능(可能)할 것으로 사료(思料)된다.

• 한국항행학회논문지
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• 제24권6호
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• pp.557-565
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• 2020

원자로의 출력신호를 감시하는 노외중성자속감시계통의 열화상태를 점검하기 위해서는 원자로에서 방출되는 중성자 펄스를 감지하여 처리하는 전자카드에서 주파수형태로 감지하여 전압으로 변환한 후 대수 형태의 직류전압 값을 얻는 방법을 이용한다. 실제로 원전에서 적용하는 방법으로서는 주파수 카운터와 flip-flop 조합으로 이 과정을 수행하거나, 또는 다이오드펌프와 캐패시터의 조합을 이용하는 방법을 쓰며, 아직도 이 방법이 일반적으로 쓰이고 있다. 이 방법들은 높은 주파수에서는 신뢰성이 높으나 낮은 주파수에는 오차가 크고 측정시간도 오래 걸린다는 문제점이 있다. 따라서 본 연구에서는 고출력대의 고주파수 범위뿐만 아니라 중위출력 범위 주파수대, 그리고 극히 저출력 범위에 속해 있는 취약주파수대인 0.21 Hz~2 kHz 범위의 낮은 주파수대에 이르는 광범위한 주파수를 대수직류전압으로 신뢰성 높게 변환시킬 수 있는 장치를 개발하였다. 개발된 선택회로의 신뢰성을 확인하기 위하여 원전에서 사용되는 실제의 데이터값을 적용하여 테스트하였으며, 그 결과를 분석하여 선택회로의 정당성을 입증하였다.

• 한국통신학회논문지
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• 제17권5호
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• pp.529-538
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• 1992

최근들어 HDTV를 위한 영상 신호처리 기술이 급속히 발전하고있다. 이러한 신호처리 기술의 향상에 따라 영상신호용 특수 기억소자의 개발이 요구되고 있다. 본 논문에서는 입력 스트로브로 부터 정보를 반아 기억하는 CMOS 플립플롭을 채용한 데이타 래치 방식과 HDTV 신호에 적합한 엑세스 시간을 얻기 위하여 새로운 읽기 방식이 고안 되었다. 기존의 쓰기 방식과 비교하여 데이터 래치 방식은 완전한 쓰기 동작을 위하여 비트라인 쓰기와 메모리셀 쓰기의 2개의 과정이 필요하고 같은 번지의 동시 입출력이 가능하다. 또한 스태틱 칼럼 모드를 응용한 읽기 방식과 분리된 읽기 워드라인을 채용하여 읽기 동작시 빠른 정보 감지가 가능하다.

• IEIE Transactions on Smart Processing and Computing
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• 제5권2호
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• pp.71-76
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• 2016

A controller area network (CAN) receiver measures differential voltage on a bus to determine the bus level. Since 3.3V transceivers generate the same differential voltage as 5V transceivers (usually ${\geq}1.5V$), all transceivers on the bus (regardless of supply voltage) can decipher the message. In fact, the other transceivers cannot even determine or show that there is anything different about the differential voltage levels. A new CMOS RC oscillator insensitive supply voltage for clock generation in a CAN transceiver was fabricated and tested to compensate for this drawback in CAN communication. The system consists of a symmetrical circuit for voltage and current switches, two capacitors, two comparators, and an RS flip-flop. The operational principle is similar to a bistable multivibrator but the oscillation frequency can also be controlled via a bias current and reference voltage. The chip test experimental results show that oscillation frequency and power dissipation are 500 kHz and 5.48 mW, respectively at a supply voltage of 3.3 V. The chip, chip area is $0.021mm^2$, is fabricated with $0.18{\mu}m$ CMOS technology from SK hynix.

• 센서학회지
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• 제27권1호
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• pp.59-63
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• 2018

Among Internet of things (IoT) applications, the most demanding requirements for the widespread realization of many IoT visions are security and low power. In terms of security, IoT applications include tasks that are rarely addressed before such as secure computation, trusted sensing, and communication, privacy, and so on. These tasks ask for new and better techniques for the protection of data, software, and hardware. An integral part of hardware cryptographic primitives are secret keys and unique IDs. Physical Unclonable Functions(PUF) are a unique class of circuits that leverage the inherent variations in manufacturing process to create unique, unclonable IDs and secret keys. In this paper, we propose a low power Arbiter PUF circuit with low error rate and high reliability compared with conventional arbiter PUFs. The proposed PUF utilizes a power gating structure to save the power consumption in sleep mode, and uses a razor flip-flop to increase reliability. PUF has been designed and implemented using a FPGA and a ASIC chip (a 0.35 um technology). Experimental results show that our proposed PUF solves the metastability problem and reduce the power consumption of PUF compared to the conventional Arbiter PUF. It is expected that the proposed PUF can be used in systems required low power consumption and high reliability such as low power encryption processors and low power biomedical systems.