• 한국원자력학회:학술대회논문집
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• 한국원자력학회 1996년도 추계학술발표회논문집(1)
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• pp.263-269
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• 1996

A comprehensive scaling method is proposed for a scaled-down facility simulating SBLOCA in the CARR passive reactor (CP-1300). The present method consists of two stages: scaling methodology, and validation of scaling methodology and code. The present scaling methodology is based on the integral response scaling method. Through sensitivity study, the condensation of the top of the CMT is identified as one of the little-known phenomenon with high importance which should be addressed for the applicability of the code. Using the similarity of the derived scaling parameters, the major component geometries of the scaled-down facility are determined. In the case of 1/4 height and 1/100 area ratio scaling, it is found out that the power ratio is the same as the area ratio, and the present scaling methodology generates the design parameters of the scaled-down facility without any distortion.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권1호
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• pp.48-52
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• 2014

In this paper, scaling down characteristics of vertical channel phase random access memory are investigated with device simulator and finite element analysis simulator. Electrical properties of select transistor are obtained by device simulator and those of phase change material are obtained by finite element analysis simulator. From the fusion of both data, scaling properties of vertical channel phase change random access memory (VPCRAM) are considered with ITRS roadmap. Simulation of set reset current are carried out to analyze the feasibility of scaling down and compared with values in ITRS roadmap. Simulation results show that width and length ratio of the phase change material (PCM) is key parameter of scaling down in VPCRAM. Thermal simulation results provide the design guideline of VPCRAM. Optimization of phase change material in VPCRAM can be achieved by oxide sidewall process optimization.

• Nuclear Engineering and Technology
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• 제53권3호
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• pp.793-803
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• 2021

The small PWR has been paid more and more attention due to its diversity of application and flexibility in the site selection. However, the large core power density, the small containment space and the rapid accident progress characteristics make it difficult to control the containment pressure like the traditional PWR during the LOCA. The pressure suppression system has been used by the BWR since the early design, which is a suitable technique that can be applied to the small PWR. Since the configuration and operating conditions are different from the BWR, the pressure suppression system should be redesigned for the small PWR. Conducting the experiments on the scale down test facility is a good choice to reproduce the prototypical phenomena in the test facility, which is both economical and reasonable. A systematic scaling method referring to the H2TS method was proposed to determine the geometrical and thermohydraulic parameters of the pressure suppression containment response test facility for the small PWR conceptual design. The containment and the pressure suppression system related thermohydraulic phenomena were analyzed with top-down and bottom-up scaling methods. A set of the scaling criteria were obtained, through which the main parameters of the test facility can be determined.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.261-263
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• 2002

CMOS 소자들은 고속 동자 및 고집적을 위해 50nm이하로 작아지고 있다. 소자 scaling에서 중요한 것은 스케일 되지 않은 문턱 전압($V^{th}$ ), 고 전계, 기생 소스/드레인 저항과 임의의 dopant 분배에 의한 $V^{th}$ 변화율이다. 이런 일반적인 소자의 scaling down 문제들을 해결하기 위해 새로운 소자의 구조가 제안된다. 본 논문에서는 이런 문제들을 해결하기 위해 main-gate와 side-gates를 갖는 double-gate MOSFET에 대해 조사하였다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.9-17
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• 2006

SoC(System-On-Chip) 시스템에서 초 저전력 시스템을 구현하기 위한 dynamic voltage and frequency scaling (DVFS)알고리즘에 사용될 시스템 버스의 다중 코어 전압 레벨을 생성해주는 새로운 다계층(multi-level) 코어 전압용 high-speed level up/down Shifter 회로를 제안한다. 이 회로는 내부 회로군과 외부 회로군 사이에서 서로 다른 전압레벨을 조정 접속하는 I/O용 level up/down shifter interface 회로로도 동시에 사용된다. 제안하는 회로는 인터페이스 접속에서 불가피하게 발생하는 속도감쇄와 Duty Ratio 불안정 문제를 최소화하는 장점을 갖고 있다. 본 회로는 500MHz의 입력 주파수에서 $0.6V\sim1.6V$의 다중 코어 전압을 각 IP들에서 사용되는 전압레벨로, 또는 그 반대의 동작으로 서로 Up/Down 하도록 설계하였다 그리고 제안하는 I/O 용 회로의 level up shifter는 500MHz의 입력 주파수에서 내부 코어 용 level up shifter의 출력전압인 1.6V를 I/O 전압인 1.8V, 2.5V, 3.3V로 전압레벨을 상승 하도록 설계하였으며, level down shifter는 반대의 동작으로 1Ghz의 입력 주파수에서 동작하도록 설계하였다. 시뮬레이션 및 결과는 $0.35{\mu}m$ CMOS Process, $0.13{\mu}m$ IBM CMOS Process 와 65nm CMOS model 변수를 이용한 Hspice를 통하여 검증하였다. 또한, 제안하는 회로의 지연시간 및 파워소모 분석과 동작 주파수에 비례한 출력 전압의 Duty ratio 왜곡에 대한 연구도 하였다.

• 대한공간정보학회지
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• 제19권2호
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• pp.19-27
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• 2011

본 연구의 목적은 기후변화에 따른 잠재 산림분포 예측에 이용되는 기상 자료의 효과적인 구축 및 규모변환(Down Scaling) 방법을 제시 하는 것이다. 잠재 산림분포 예측을 위해 한국형 산림 분포 모형 TAG(Thermal Analogy Group)의 예측 방법과 HyTAG(Hydrological and Thermal Analogy Group)에서 정의한 식생 기능성 유형(PFT: Plant Functional Types)을 함께 적용하였다. 이를 위해 20km 공간해상도의 기상자료를 1km의 공간해상도에 부합하도록 보간 하였다. 이러한 보간 및 규모변환의 한 가지 방법으로 고도에 따른 기온감율을 적용 및 비적용하여 각각의 과거 잠재 산림분포를 예측하였다. 현존 산림분포도와 비교한 정확도 검증에서 기온감율을 적용한 잠재 산림분포가 약 38% 더 정확한 것으로 나타났다.

• 한국전자통신학회논문지
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• 제18권2호
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• pp.361-366
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• 2023

빅데이터의 분산 처리를 수행하기 위한 대표적인 프레임워크인 하둡은 클러스터 규모를 수천 개 이상의 노드까지 증가시켜서 병렬분산 처리 성능을 높일 수 있는 장점이 있다. 하지만 클러스터의 규모를 줄이는 것은 결함이 있거나 성능이 저하된 노드들을 영구적으로 퇴역시키는 수준에서 제한되어 있음에 따라 소규모 클러스터에서 여러 노드들을 유연하게 운용하기에는 한계가 있다. 본 논문에서는 하둡 클러스터에서 노드를 제거할 때 발생하는 문제점을 논의하고 분산 클러스터의 규모를 탄력적으로 관리하기 위한 동적 다운 스케일링 기법을 제안한다. 일시적 다운스케일을 목적으로 노드를 제거할 때 완전히 퇴역시키는 것이 아니라 일시적으로 해제하고 필요시 다시 연결할 수 있도록 함으로써 동적 다운 스케일링을 지원할 수 있도록 시스템과 인터페이스를 설계하고 구현하였다. 실험 결과 성능저하 없이 효과적으로 다운 스케일링을 수행하는 것을 검증하였다.

• Journal of Information Display
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• 제7권3호
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• pp.9-12
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• 2006

A new voltage-scaled compensation pixel which employs 3 p-type poly-Si TFTs and 2 capacitors without additional control line has been proposed and verified. The proposed pixel does not employ the $V_{TH}$ memorizing and cancellation, but scales down the inevitable $V_{TH}$ variation of poly-Si TFT. Also the troublesome narrow input range of $V_{DATA}$ is increased and the $V_{DD}$ supply voltage drop is suppressed. In our experimental results, the OLED current error is successfully compensated by easily controlling the proposed voltage scaling effects.

• 대한기계학회논문집B
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• 제30권9호
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• pp.825-833
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• 2006

To investigate the moderator coolability for CANDU-6 reactors, a test facility (HU-KINS) has been manufactured as a 1/8 scaled-down of a calandria tank. In the design of the test facility, a scaling law was developed in such a way to consider the thermal-hydraulic characteristics of a CANDU-6 moderator. The proposed scaling law takes into consideration of the energy conservation, the dynamic similitude such as dimensionless numbers, Archimedes number (Ar) and Reynolds number (Re), and thermal-hydraulic properties similitude. Using this proposed scaling law, the thermal-hydraulic scaling analyses of similar test facilities such as the SPEL (1/10 scale) and the STERN (1/4 scale), have been identified. As a result, in the case of the SPEL, while the energy conservation is well defined, the similarities of Ar and the heat density are not well considered. As for the similarity of the STERN, while both the energy conservation and the characteristics of Ar are well defined, the heat density is not. In the meanwhile, the HU-KINS test facility with 1/8 length scaled-down is well similitude in compliance with all similarities of the energy conservation, the fluid dynamics and thermal-hydraulic properties. To verify the adequacy of the similarities in terms of thermal-hydraulics, a computational fluid dynamic (CFD) analysis has been conducted using the CFX-5 code. As the results of the CFD analyses, the predicted flow patterns and variation of axial properties inside the calandria tank are well consistant with those of previous studies performed with FLUENT and this implies that the present scaling method is acceptable.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.494-497
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• 2002

본 논문에서는 halo doping profile을 갖는 나노구조 LDD MOSFET의 문턱전압에 대한 시뮬레이션 결과를 나타내었다. 소자 크기는 generalized scaling을 사용하여 100nm에서 40nm까지 스케일링하였다. Van Dort Quantum Correction Model(QM)을 사용하여 정전계 스케일링과 정전압 스케일링에 대한 문턱 전압과 각각의 게이트 oxide 두께에 대한 direct tunneling 전류를 조사하였다. 게이트 길이가 감소할 때 정전계 스케일링에서는 문턱전압이 감소하고, 정전압 스케일링에서는 문턱전압이 증가하는 것을 알 수 있었고, 게이트 oxide두께가 감소할 때 direct tunneling 전류는 증가함을 알 수 있었다. 감소하는 채널 길이를 갖는 MOSFET 문턱전압에 대한 roll-off 특성을 최소화하기 위해 generalized scaling에서 $\alpha$값은 1에 가깝게 되는 것을 볼 수 있었다.