• 한국전산유체공학회지
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• 제13권1호
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• pp.1-6
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• 2008

Direct Write Technologies are being utilized in various industrial fields such as antennas, engineered structures, sensors and tissue engineering. With Direct Write Technologies, producing features have the mesoscale range, from 1 to 100 microns. One form of the Direct Write Technologies is based on aerosol dynamics. The shape of deposited aerosols determine the form of products in the Direct Write Technology based on aerosol dynamics. To predict shape of deposited aerosol, a prediction model is created. In this study, we estimated Line-Width and Line-Thickness from the prediction model. Results of prediction model is valid from comparison with experimental results.

• 한국분말야금학회:학술대회논문집
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• 한국분말야금학회 2006년도 Extended Abstracts of 2006 POWDER METALLURGY World Congress Part 1
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• pp.372-373
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• 2006

Modern business trends call for miniaturization of electronic systems. One of the major impedances in this miniaturization is the conductive and inductive components in chips and circuit boards. Direct Write Technology can write these soft magnetic materials, thus allowing for further miniaturization of inductor devices. Another obstacle in electronics fabrication is the size limitations of thick screen-printing and the material limitations in ink jet printing. Direct Write Technologies address both of these limitations by providing feature sizes less than 20 microns with a wide range of materials possibilities. A discussion of the application of these nano-particulate materials by Direct Write Technologies will be presented.

• 한국통신학회논문지
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• 제25권4B호
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• pp.783-787
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• 2000

현재 사용되고 있는 개인용 컴퓨터의 중앙처리장치로서 주종을 이루고 있는 마이크로프로세서는 256KB, 혹은 512KB의 L2(Second Level) 캐쉬를 Direct Mapping, 32B 라인사이즈, 그리고 Write Allocation을 채택하지 않는 형태로 사용하고 있는데, 이러한 L2 캐쉬에서 Mapping 방식을 8-way Set Associative Mapping Procedure로 바꾸고, 라인사이즈를 늘려서 128B 이상으로 변경하고, 그리고 Write Allocation을 채택하였을 경우 그 적중률(Hit Ratio)이 약간의 하드웨어적 추가 비용만으로 2.5% 정도 개선됨을 확인하였다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2012년도 추계학술대회 논문집
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• pp.335-336
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• 2012

• 반도체디스플레이기술학회지
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• 제23권1호
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• pp.65-70
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• 2024

Direct cache-to-cache transfer has been studied to reduce the latency and bandwidth consumption related to the shared data in multiprocessor system. Even though these studies lead to meaningful results, they assume that caches consist of SRAM. For example, if the system employs the non-volatile memory, the one of the most important parts to consider is to decrease the number of write operations. This paper proposes a hybrid write avoidance cache coherence protocol that considers the hybrid cache architecture. A new state is added to finely control what is stored in the non-volatile memory area, and experimental results showed that the number of writes was reduced by about 36% compared to the existing schemes.

• 전기전자학회논문지
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• 제12권3호
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• pp.138-143
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• 2008

본 논문에서 기존 반도체공정들이 갖는 리소그래피와 식각 등의 공정단계를 배제하는 direct-write 공정과 LAM(Laser Ablation of Microparticles) 공정을 이용하여 친환경적인 이점을 가질 수 있는 나선형 인덕터의 구조를 제안하고 주파수 특성을 확인하였다. 인덕터의 구조는 Si를 540${\mu}m$, $SiO_2$를 3${\mu}m$으로 하였으며, Cu 코일의 폭과 선간의 간격은 LAM 공정과 direct-write 공정을 이용할 수 있도록 각각 30${\mu}m$으로 설정하여 2회 권선하였다. 나선형 박막 인덕터의 성능을 나타내는 인덕턴스, quality-factor, SRF에 대한 주파수 특성을 HFSS로 시뮬레이션 하였다. Underpass와 via가 제거된 인덕터는 300-800MHz 범위에서 1.11nH의 인덕턴스, 5GHz에서 최대 38 정도의 품질계수를 가지며, SRF는 18GHz로 시뮬레이션 결과를 얻었다. 반면에 underpass와 via를 가지는 일반적인 인덕터는 300-800MHz 범위에서 1.12nH의 인덕턴스, 5GHz에서 최대 35 정도의 품질계수를 가지며, SRF는 16GHz로 시뮬레이션 결과를 얻을 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제37권5호
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• pp.292-303
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• 2010

온칩(on-chip) 캐쉬는 외부 메모리로의 접근을 감소시키며 빈번하게 접근되기 때문에 내장형 시스템의 성능과 에너지 소비 측면에서 중요한 역할을 한다. 본 논문에서는 내장형 시스템에 맞추어 설계된 2-레벨 데이터 캐쉬 메모리 구조를 제안하고자 한다. 레벨1(L1) 캐쉬의 구성으로 작은 크기, 직접시장(direct-mapped) 그리고 바로쓰기(write-through)를 채용한다. 대조적으로 레벨2(L2) 캐쉬는 보통의 캐쉬 크기와 집합연관(set-associativity) 그리고 나중쓰기(write-back) 정책을 채용한다. 결과적으로 L1 캐쉬는 빠른 접근 시간을 가지며 (한 사이클 이내) L2 캐쉬는 전체 캐쉬의 미스율(global miss rate)을 낮추는데 효과적이다. 작은 크기의 L1 데이터 캐쉬로 인한 증가된 캐쉬 미스율(miss rate)을 줄이기 위해 ECP(Early Cache hit Predictor)기법을 제안하였다. 제안된 ECP기법은 L1 캐쉬 히트 예측을 통해서 요청된 데이터가 L1 캐쉬에 있는지 예측할 수 있으며 추가적으로, ALU를 필요로 하지 않고 빠르게 유효주소(effective address)계산을 할 수 있다. 또한, 두 캐쉬 계층간 바로쓰기(write-through) 정책에서 오는 빈번한 L2 캐쉬 접근으로 인한 에너지 소비를 줄이기 위해 지정웨이 쓰기(one-way write) 기법을 제안하였다. 제안된 지정웨이 쓰기 기법을 이용하면 바로쓰기 정책으로 인한 L1 캐쉬에서 L2 캐쉬로의 쓰기 접근시 태그(tag) 비교 과정을 거치지 않고 하나의 지정된 웨이를 바로 접근할 수 있다. 사이클 단위 정확도의 시뮬레이터와 내장형 벤치마크를 이용한 실험 결과 본 논문에서 제안한 2-레벨 데이터 캐쉬 메모리 구조는 평균적으로 3.6%의 성능향상과 50%의 데이터 캐쉬 에너지 소비를 감소 시켰다.

• IEIE Transactions on Smart Processing and Computing
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• 제5권5호
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• pp.337-345
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• 2016

Recently, as the number of cores in computer systems has increased, the need for larger memory capacity has also increased. Unfortunately, dynamic random access memory (DRAM), popularly used as main memory for decades, now faces a scalability limitation. Phase change memory (PCM) is considered one of the strong alternatives to DRAM due to its advantages, such as high scalability, non-volatility, low idle power, and so on. However, since PCM suffers from short write endurance, direct use of PCM in main memory incurs a significant problem due to its short lifetime. To solve the lifetime limitation, many studies have focused on reducing the number of bit flips per write request. In this paper, we describe the PCM operating principles in detail and explore various bit flip reduction schemes. Also, we compare their performance in terms of bit reduction rate and lifetime improvement.

• 반도체디스플레이기술학회지
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• 제22권3호
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• pp.106-111
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• 2023

The importance of load-to-use latency has been highlighted as state-of-the-art computing cores adopt deep pipelines and high clock frequencies. The cascaded cache was recently proposed to reduce the access cycle of the L1 cache by utilizing differences in latencies among banks of the cache structure. However, this study assumes the cache is comprised of SRAM, making it unsuitable for direct application to non-volatile memory-based systems. This paper proposes a novel mechanism and structure for lowering dynamic energy consumption. It inserts monitoring logic to keep track of swap operations and write counts. If the ratio of swap operations to total write counts surpasses a set threshold, the cache controller skips the swap of cache blocks, which leads to reducing write operations. To validate this approach, experiments are conducted on the non-volatile memory-based cascaded cache. The results show a reduction in write operations by an average of 16.7% with a negligible increase in latencies.

• 한국기계가공학회지
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• 제15권2호
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• pp.1-8
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• 2016

Generally, electrical circuits are fabricated as Printed Circuit Boards (PCBs) and mounted on the casing of the product. Additionally, this requires many other parts and some labor for assembly. Recently, molding technology has increasingly been applied to embed simple circuits in plastic casing. The technology is called a Molded Interconnected Device (MID). By using this technology, PCB fabrication can be replaced by molding, and much of the corresponding assembly process for PCBs can be eliminated if the circuit is simple enough for molding. Furthermore, as the improvement of conductive materials and printing technologies of simple electric circuits can be printed directly on the casing part, this also reduces the complexity of the product design and production cost. Therefore, this paper introduces a new MID fabrication process using direct 3D printing technology. Additionally, it is applied to an automotive part of a cruise control switch. The methodology and design are shown.