• 소성∙가공
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• 제21권8호
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• pp.479-484
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• 2012

The objective of this study is to compensate the elastic recovery in the flexible forming process using the predictive models. The target shape was limited to two-dimensional shape having only one curvature radius in the longitudinal-direction. In order to predict the shape error the regression and neural network models were established based on the finite element (FE) simulations. A series of simulations were conducted considering input variables such as the elastic pad thickness, the thickness of plate, and the objective curvature radius. Then, at sampling points in the longitudinal-direction, the shape errors between formed and objective shapes could be calculated from the FE simulations as an output variable. These shape errors were expressed to a representative error value by the root mean square error (RMSE). To obtain the correct objective shape the die shape was adjusted by the closed-loop using the neural network model since the neural network model shows a higher capability of estimating the shape error than the regression model. Finally the experimental result shows that the formed shape almost agreed with the objective shape.

• 한국정밀공학회지
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• 제19권9호
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• pp.166-171
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• 2002

The objective of this paper is to investigate the effect of clearance and the configuration of die system on burr formation by FEM analysis and experimental tests. Compared with casting, forging and machining, shearing has been known, especially in heavy or mass-production industries, as a very economical and fast way to obtain the desired shape Recently, the shearing process becomes widely used in the small and light electronic component manufacturing industries. When shearing a part of sheet metal, the burr formed on the cutting edge is usually unavoidable. The burr would not only degrade the precision of products but also causes additional cost for the deburring process. In this paper, the influence of shearing parameters such as clearance and configurations of the lower pad (ejector) on burr formation is investigated by using the experimental and numerical approach. From the experimental results, it has been shown that the more narrow clearance gives the smaller burr height and the higher shearing forces. The removal of lower holder also makes the sheared surface integrity and the dimensional accuracy become worse. The FEM results (using DEFORM-2D) show good agreement with the experimental results.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 International Symposium
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• pp.109-119
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• 2003

o In order to start SIP Project .Marketing (& ASIC team) should present biz planning, schedule, device/SIP specs., in SIP TFT prior to request SIP development for package development project. .In order to prevent (PCB) revision, test, burn-in, & quality strategy should be fixed by SIP TFT (PE/Test, QA) prior to request for PKG development. .Target product price/cost, package/ test cost should be delivered and reviewed. o Minimum Information for PCB Design, Package Size, and Cost .(Required) package form factor: size, height, type (BGA, QFP), Pin count/pitch .(Estimated) each die size including scribe lane .(Estimated) pad inform. : count, pitch, configuration(in-line/staggered), (open) size .(Estimated) each device (I/O & Core) power (especially for DRAM embedded SIP) .SIP Block diagram, and net-list using excel sheet format o Why is the initial evaluation important\ulcorner .The higher logic power resulted in spec. over of DRAM Tjmax. This caused business drop longrightarrow Thermal simulation of some SIP product is essential in the beginning stage of SIP business planning (or design) stage. (i.e., DRAM embedded SIP) .When SIP is developed using discrete packages, the I/O driver Capa. of each device may be so high for SIP. Since I/O driver capa. was optimized to discrete package and set board environment, this resulted in severe noise problem in SIP. longrightarrow In this case, the electrical performance of product (including PKG) should have been considered (simulated) in the beginning stage of business planning (or design).

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2002년도 International Symposium
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• pp.219-225
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• 2002

This paper presents a novel "bumpless flip chip package"for cost! performance driven devices. Using the conventional electroplating and etching processes, this package enables the production of fine pitch BGA up to 256 I/O with single layer routing. An array of circuitry down to $25-50{\mu}{\textrm}{m}$ line/space is fabricated to fan-in and fan-out of the bond pads without using bumps or substrate. Various types of joint methods can be applied to connect the fine trace and the bond pad directly. The resin-filled terminal provides excellent compliancy between package and the assembled board. More interestingly, the thin film routing is similar to wafer level packaging whereas the fan-out feature enables high lead count devices to be accommodated in the BGA format. Details of the design concepts and processing technology for this novel package are discussed. Trade offs to meet various cost or performance goals for selected applications are suggested. Finally, the importance of design integration early in the technology development cycle with die-level and system-level design teams is highlighted as critical to an optimal design for performance and cost.

• 마이크로전자및패키징학회지
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• 제20권3호
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• pp.31-35
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• 2013

TSOP(Thin Small Outline Package)는 가전제품, 자동차, 모바일, 데스크톱 PC등을 위한 저렴한 비용의 패키지로, 리드 프레임을 사용하는 IC패키지이다. TSOP는 BGA와 flip-chip CSP에 비해 우수한 성능은 아니지만, 저렴한 가격 때문에 많은 분야에 널리 사용되고 있습니다. 그러나, TSOP 패키지에서 몰딩공정 할 때 리드프레임의 열적 처짐 현상이 빈번하게 일어나고, 반도체 다이와 패드 사이의 Au 와이어 떨어짐 현상이 이슈가 되고 있다. 이러한 문제점을 해결하기 위해서는 리드프레임의 구조를 개선하고 낮은 CTE를 갖는 재료로 대체해야 한다. 본 연구에서는 열적 안정성을 갖도록 리드프레임 구조 개선을 위해 수치해석적 방법으로 진행하였다. TSOP 패키지에서 리드프레임의 열적 처짐은 반도체와 다이 사이의 거리(198 um~366 um)에서 안티-디플렉션의 위치에 따라 시뮬레이션을 진행하였다. 안티-디플렉션으로 TSOP 패키지의 열적 처짐은 확실히 개선되는 것을 확인 했다. 안티-디플렉션의 위치가 inside(198 um)일 때 30.738 um 처짐을 보였다. 이러한 결과는 리드프레임의 열적 팽창을 제한하는데 안티-디플렉션이 기여하고 있기 때문이다. 그러므로 리드프레임 패키지에 안티-디플렉션을 적용하게 되면 낮은 CTE를 갖는 재료로 대체하지 않아도 열적 처짐을 향상시킬 수 있음을 기대할 수 있다.

• 전자공학회논문지
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• 제50권11호
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• pp.130-137
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• 2013

본 논문은 생체신호 측정을 위한 저전력/저면적 AFE(analog front-end)에 관한 것이다. 제안된 AFE는 계측증폭기(IA), 대역 통과 필터(BPF), 가변 이득 증폭기(VGA), SAR 타입 A/D 변환기로 구성된다. 전류 분할 기법을 이용한 작은 gm (LGM) 회로와 고 이득 증폭기로 구성된 Miller 커패시터 등가 기술을 이용하여, 외부 수동소자를 사용하지 않고 AC-coupling을 구현하였다. 응용에 따른 BPF의 고역 차단 주파수 변화는 전압 조절기(regulator)를 이용한 출력 전압 변화를 이용하여 $g_m$을 변화하여 구현 시켰다. 내장된 ADC는 커패시터 분할 기법을 적용한 이중 배열 커패시터 방식의 D/A변환기와 비동기 제어 방식을 이용하여 저 전력과 저 면적으로 구현하였다. 일반 CMOS 0.18um 공정을 이용하여 칩으로 제작하였고, 전체 칩 면적은 PAD등을 모두 포함하여 $650um{\times}350 um$이다. 제안된 AFE의 전류 소모는 1.8V에서 6.3uA이다.

• 한국산학기술학회논문지
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• 제18권6호
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• pp.395-399
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• 2017

자동차에 사용되는 LPI 연료필터 하우징 제품은 기존 다이캐스팅 공정에서 냉간 단조 공정으로 개발하여 경량화 및 내구성을 향상하였다. 하지만 T자형 단조 형상이기 때문에 제품을 생산하였을 경우 제품의 싱크 문제가 발생하게 된다. 이로 인해 제품의 후처리 가공 문제가 발생한다. 본 연구에서는 이러한 문제를 개선하기 위해 성형 해석 시뮬레이션을 이용해 문제를 예측하고 개선방안에 대해 연구했다. 성형 해석 시뮬레이션을 이용하여 문제를 개선하기 위해 완전 성형이 가능한 최적 블랭크의 부피를 결정하였다. 그리고 최적의 블랭크 부피에 맞춰 성형 해석 시뮬레이션을 수행하였고 싱크 현상을 가시화했다. 싱크 현상을 개선하기 위해 냉간 단조 공정 진행 시 싱크 부 밑 부분에 패드를 받침으로 싱크 현상을 개선하였다. 적정한 패드력을 구하기 위해 파라미터 스터디를 진행하였고, 적정한 패드력으로 공정 진행 시 싱크 문제를 개선하였다. 그리고 실제 산업 현장에 적용하여 싱크 문제 개선에 대한 검증을 수행했다.

• 한국산학기술학회논문지
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• 제18권4호
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• pp.175-182
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• 2017

본 와이어 본딩은 발광 다이오드의 패키징 공정에서 매우 중요한 공정으로 금 와이어를 이용하여 발광 다이오드 칩과 리드 프레임을 연결함으로써 다음 공정에서의 전기적 작동을 가능하게 한다. 와이어 본딩 공정은 얇은 금속선을 연결하는 공정으로 열 압착 본딩(thermo compression bonding)과 초음파 본딩(ultra sonic bonding)이 있다. 일반적인 와이어 본딩 공정은 LED 칩 상부 전극 부위에 볼 모양의 본딩을 진행하는 1st ball bonding 공정, loop를 형성하여 다른 전원 연결부위로 wire를 늘어뜨리는 looping 공정, 다른 전극 부위 상부에 stitch를 형성하여 bonding 하는 2nd stitch bonding으로 구분된다. 본 논문에서는 발광 다이오드 다이 본딩 공정에 영향을 주는 다양한 공정 변수에 대하여 분석을 수행하였다. 그리고 반응 표면 분석법을 통하여 Zener 다이오드 칩과 PLCC 발광 다이오드 패키지 프레임을 연결하는 공정 최적화 결과를 도출하였다. 실험 계획법은 5인자, 3수준에 대하여 설정하였으며 4가지 반응에 대하여 인자를 분석하였다. 결과적으로 본 연구에서는 모든 목표에 맞는 최적 조건을 도출하였다.