• Journal of Electrical Engineering and information Science
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• 제3권3호
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• pp.300-305
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• 1998

This paper describes new sense amplifier with fast sensing delay time of 0.54ns and 32kb CMOS embedded SRAM with 4.67 ns access time for a 3-V power supply. It was achieved using the sense amplifier with multiple point sensing scheme and highs peed bit-line scheme. The sense amplifier saves 25% of the power dissipation compared with the conventional one while maintaining a very short sensing delay. The SRAM uses 0.5m double-polysilicon and triple-metal CMOS process technology. A die size is 1.78${\times}$mm2.13mm.

• 대한원격탐사학회:학술대회논문집
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• 대한원격탐사학회 2002년도 Proceedings of International Symposium on Remote Sensing
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• pp.216-221
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• 2002

A spherical Earth surface is used fur realistic analysis of the geometrical performance characteristics about the variation of satellite altitude and 2-dimensional line-of-sight(LOS) tilt angle in a satellite imager using Time Delay and Integration(TDI) technique with fixed integration time. In the spherical Earth surface model TDI synchronization using LOS tilt is investigated as a solution to compensate geometric performance degradation due to altitude decrease. This result can be used fur a TDI CCD imager with variable integration time in a certain as well.

• 한국항해항만학회지
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• 제26권3호
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• pp.295-302
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• 2002

현재의 디지털 통신시스템은 매우 다양한 디지털 변조방식을 채택하고 있다. 이러한 통신시스템에서는 인접채널에 대한 간섭을 최대한 줄이기 위해서 필연적으로 선형 전력증폭기를 요한다. 선형 전력증폭기는 매우 다양한데 그 중에서 전방궤환 전력증폭기는 구조상 광대역이면서 선형화 정도가 매우 우수하다. 전방궤환 전력중폭기에 사용되는 지연선로의 손실로 인하여 전체효율이 감소한다. 본 논문에서는 이러한 지연선로를 손실이 매우 작은 지연필터를 사용함으로써 효율과 선형성을 동시에 개선하였다. 측정된 결과 ACLR이 약 17.43dB 개선되었으며 이것은 지연필터를 사용함으로써 2.54dB 더 개선되었음을 나타낸다.

• 한국전기전자재료학회논문지
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• 제17권2호
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• pp.144-149
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• 2004

Register Controlled DLL with fast locking and low-power consumption, is described in this paper. Delay monitor scheme is proposed to achieve the fast locking and inverter is inserted in front of delay line to reduce the power consumption, also. Proposed DLL was fabricated in a 0.6${\mu}{\textrm}{m}$ 1-poly 3-metal CMOS technology. The proposed delay monitor scheme enables the DLL to lock to the external clock within 4 cycles. The power consumption is 36㎽ with 3V supply voltage at 34MHz clock frequency.

• 전자공학회논문지A
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• 제29A권9호
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• pp.46-55
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• 1992

본 논문에서는 다층유전체 구조를 갖는 VLSI interconnection line 에 대한 커페시턴스를 계산하기 위한 방법을 제안한다. 이 방법은 단일 유전체 구조에서 개발한 3차원 직접 적분방법을 확장한 것이다. 다층유전체에 의한 영향은 Green's function을 수정하는 대신에 경계조건을 추가함으로써 고려하였다. 여기서 사용한 경계조건은 line 표면에서는 전위에 대한 식을 사용하였고, 유전체 경계면ㅇ서는 전계에 대한 식을 사용하였다. 이 방법으로부터 얻어진 커패시턴스를 이용하여 다층유전체 구조에서의 interconnection line에 대한 RC 지연시간의 값을 구했다. 이때 사용한 interconnection 물질은 Al과 WSi-이다.

• 한국전자파학회논문지
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• 제20권10호
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• pp.1061-1070
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• 2009

본 논문에서는 전기적으로 크기가 큰 능동 위상 배열 안테나에서 발생하는 빔-편이(beam-squint)현상을 해결할 수 있는 시간 지연기를 설계 및 제작하고, 측정 결과를 고찰한다. 시간 지연기는 4-bit 스위치로 제어되는 마이크로스트립 라인으로 설계되었으며, 시간 지연 구조의 손실을 보상해 주기 위해 송수신 경로에 MMIC 증폭기 모듈을 추가하였다. 시간 지연기의 측정을 통해 지연 상태별 이득 및 위상, P1dB, 수신 잡음 지수 등의 전기적 성능 규격을 만족함을 확인하였다. 또한, 제작된 시간 지연기의 성능 검증을 위해 측정 결과를 광대역 능동위상 배열 안테나에 적용하여 빔 패턴 보정 효과를 확인하였다. X 밴드 대역에서 800 MHz 대역차를 갖는 675.8 mm 크기의 안테나에 대해 빔 편이 현상을 보정해 본 결과 ${\pm}0.1^{\circ}$이던 주파수에 따른 조향각 오차가 ${\pm}0.1^{\circ}$ 이내로 줄어드는 효과를 확인하였으며, 향후 광대역 능동 위상 배열 안테나 시스템에 적용 가능성을 확인하였다.

• 대한전자공학회논문지TC
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• 제40권7호
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• pp.261-272
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• 2003

Ethernet PON(Passive Optical Network)은 최근 활발하게 연구되고 있는 경제적이고 효율적인 가입자망이다. 차세대 가입자망인 Ethernet PON의 MAC(Media Access Control) 프로토콜은 TDMA(Time Division Multiple Access)방식을 기본으로 하며, QoS(Qualify of Service)를 보장해야 하는 전용회선(Leased Line) 가입자에 적합한 고정 할당 방식과 LAN/MAN의 최선형(Best Effort) 방식에 적합한 동적 할당 방식으로 나눌 수 있다. 본 논문에서는 이들 프로토콜의 성능을 분석하기 위하여 OPNET 시뮬레이션 도구를 이용해 Ethernet PON 모델을 설계한다. 설계된 모델에 대한 단대단 Ethernet 지연(end-to-end Ethernet delay), 큐잉 지연(queuing delay), 처리(throughput)과 사용률(utilization) 분석을 통해서 MAC 프로토콜을 검증하고, 하나의 OLT(Optical Line Terminal)가 수용할 수 있는 최적의 ONU(Optical Network Unit) 개수를 산정한다. 또한, 적정한 ONU의 버퍼 크기를 제안하여 Ethernet PON의 망 효율을 극대화하는 방안을 제시한다.

• 한국전자파학회논문지
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• 제27권1호
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• pp.42-49
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• 2016

본 논문에서는 지연 선로의 경로차를 이용하여 4~6 GHz의 연속파 신호를 감지하여 125 MHz의 해상도로 순시 주파수를 측정하는 순시 주파수 측정용 수신기를 설계 및 제작하였다. 수신기는 4 비트 지연 선로 구조를 가졌으며, 전력 분배기, 지연 선로, 전력 합성기, 전력 검파기, 비교기 등으로 구성되었다. 각각의 비트에 배정된 지연 선로의 주파수에 따른 경로 손실 차이를 보상하고, 전력 검파 특성의 주파수 의존성을 보정하기 위해 오프셋 전압 보상을 비교기에 적용하여 측정의 정확성을 향상시켰다.

• 한국전자파학회논문지
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• 제11권1호
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• pp.116-123
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• 2000

본 논문에서는 Delay line이 없는 Feedforward loop를 이용한 PCS 중계기용 선형화기룹 설계 및 제작하였다. 기존의 Feedforward 방식을 이용한 Predistortor에서 사용되는 지연 선로(Delay line)를 제거하기 위하여 기존의 선호 루프(Signal loop)의 주 경로에 보조 증폭기를 사용하고 보조 경로에 보조 증폭기와 비슷한 동작시간을 갖 는 혼 변조 증폭기(Inter-modulation am미ifier)를 사용하였다 또한, 주 증폭기를 에러 루프(Error loop)로 옮기 고 그와 비슷한 농작시간을 갖고 에러 선호를 증폭하기 위해서 에러 증폭기(Error amplifier)를 사용하여 지연 선로를 제거하였고 에러 선호를 주 증폭기 출력 단에 인가시켰다, 본 논문의 선형화기는 HP사의 EEsof ADS v ver.l.l을 사용해서 설계하였으며 유전율 3.2 .. 2 두께 0.8mm인 GML 1000 기판에 제작하였다. 측정 결과, 이득 27 d dB이고 $P_{1dB}$ 29 dBm인 주 전력 증폭기에 -7 dBm/tone을 갖는 1.85 GHz와 1.851 GHz의 2-tone 신호를 인가한 결과 전체 IMD가 약 17 dB 개선되었다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.327-332
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• 2003

A new discretization method for nonlinear system with time-delay is proposed. It is based on the well-known Taylor series expansion and the zero-order hold (ZOH) assumption. We know that a discretization of linear system can be obtained with the ZOH assumption and within the sampling interval. A similar line of thinking is available in nonlinear case. The mathematical structure of the new discretization method is explored and under the structure, the sampled-data representation of nonlinear system including time-delay is computed. Provided that the discrete form of the single input nonlinear system with time-delay is derived, this result is easily extended to nonlinear system with multi-input time-delay. For simplicity two inputs are considered in this study. It is enough to generalize that of multiple inputs. Finally, the time-discretization of non-affine nonlinear system with time-delay is investigated for apply all nonlinear system